Chapter 20

용어집 & 종합 퀴즈

아날로그 설계자의 대화는 짧은 말로 이루어진다. gm/ID, PM, GBW, CMRR, kT/C, ENOB, PSRR… 이 장은 책 전체에 흩어진 용어를 한곳에 모은 사전이고, 자주 쓰는 식을 한 장에 모은 공식집이며, 직접 숫자를 넣어 보는 계산기이고, MOSFET에서 PLL까지 전 범위를 점검하는 마무리 시험이다.

→ 용어집 · → 공식 모음 · → 손 계산기 · → 종합 퀴즈 · → 학습 경로

용어집

검색창에 한국어(예: 위상 여유), 영어(예: slew), 약어(예: PSRR) 중 아무것이나 입력하면 바로 걸러진다. 정의 본문도 검색 대상이고, 용어 이름이 일치하는 항목이 먼저 나온다. 분야는 이 책의 설계 계층(소자 → 기본 블록 → 증폭기 → 정밀도 → 기준·전원 → 데이터 변환 → 클록)에 측정·일반을 더한 여덟 갈래다. 위쪽 띠는 지금 걸러진 용어가 분야별로 몇 개인지 보여 주고, 띠를 누르면 그 분야만 남는다.

목록을 읽는 것보다 외우는 것이 목적이면 카드 모드로 바꾼다. 앞면에는 한국어 용어만 보이고, 카드를 누르면 영어와 정의가 나온다. "안다/모른다"를 누르면 다음 카드로 넘어가며, 모른다고 한 카드만 다시 모아 볼 수 있다.

SIMULATOR

용어 사전과 암기 카드

분야
보기
걸러진 용어—
카드: 안다0
카드: 모른다0
카드 덱—
해볼 것: ① gm을 검색해 gm이 들어간 정의가 몇 개 장에 걸쳐 있는지 본다. ② 분야 띠에서 "정밀도"를 눌러 잡음과 부정합 용어만 남긴 뒤 카드 모드로 바꿔 외운다. ③ 모른다고 한 카드만 다시 모아 한 번 더 넘긴다. (수치는 모두 가상의 교육용 공정 AB180과 칩 AB-1 기준. 실제 파운드리 값이 아니다.)
같은 말, 다른 뜻 "이득"은 전압 이득(V/V)일 수도, 루프 이득 \(A\beta\)일 수도, dB로 적은 값일 수도 있다. "대역폭"은 −3 dB 대역, 단위 이득 주파수, 잡음 대역폭이 모두 다르다(1차 저역 통과에서 잡음 대역폭은 −3 dB 대역의 \(\pi/2\)배). "오프셋"은 한 칩의 고정값이기도 하고 칩 집단의 σ이기도 하다. 숫자를 볼 때는 무엇의 값인지부터 확인한다.

공식 모음

책에서 가장 자주 쓰는 식 30개를 설계 계층 순서로 모았다. 각 식 아래에는 AB180 공정과 AB-1 칩의 값을 넣은 손 계산 예가 있다. 손 계산은 제곱 법칙과 1차 근사에 기대므로 엔진(AN.circuit) 값과 10~20% 어긋나는 것이 정상이다. 어디서 어긋나는지가 배울 점이다.

소자: MOSFET과 소신호

포화 전류(제곱 법칙)→ 2장

$$I_D = \tfrac12 \mu C_{ox}\frac{W}{L}V_{ov}^2(1+\lambda V_{DS})$$

강반전 포화에서 전류는 과구동 전압의 제곱에 비례한다.

NMOS 10/1 µm, \(V_{GS}\) 0.65 V(\(V_{ov}\) 0.2 V), \(\mu_nC_{ox}\) 280 µA/V² → 손 계산 약 62 µA.

약반전 전류→ 2장

$$I_D \propto \exp\!\left(\frac{V_{GS}-V_{TH}}{nU_T}\right)$$

문턱 아래에서는 지수 법칙. \(n\) ≈ 1.3, \(U_T\) ≈ 25.9 mV.

\(nU_T\ln 10\) ≈ 78 mV/dec: VGS 78 mV마다 전류 10배.

상호 컨덕턴스→ 3장

$$g_m = \frac{2I_D}{V_{ov}} = \sqrt{2\mu C_{ox}\tfrac{W}{L}I_D}\;\le\; \frac{I_D}{nU_T}$$

같은 전류에서 Vov가 작을수록 gm이 크지만, 약반전 한계 \(I_D/nU_T\)(gm/ID ≈ 30 V⁻¹)를 넘지 못한다.

62 µA, 0.2 V → 620 µS(엔진 581 µS, gm/ID ≈ 9.4).

출력 저항→ 3장

$$r_o \approx \frac{1}{\lambda I_D},\quad \lambda \approx \frac{0.08\ \mu\text{m}}{L}\ \text{V}^{-1}$$

채널 길이 변조의 역수. L을 키우면 λ가 줄어 ro가 커진다.

L 1 µm, 62 µA → 약 200 kΩ.

고유 이득→ 3장

$$A_i = g_m r_o \approx \frac{2}{\lambda V_{ov}}$$

트랜지스터 하나가 낼 수 있는 최대 전압 이득. 전류와 무관하고 L과 Vov로 정해진다.

λ 0.08 V⁻¹, Vov 0.2 V → 125(42 dB). L 0.18 µm면 수십 배 이하.

전이 주파수→ 3장

$$f_T = \frac{g_m}{2\pi (C_{gs}+C_{gd})},\quad C_{gs}\approx \tfrac23 WLC_{ox}$$

전류 이득이 1이 되는 주파수. 속도의 상한이며 L²에 반비례한다.

10/1 µm, gm 581 µS → 약 1.6 GHz.

기본 블록: 단일단, 미러, 차동 쌍

공통 소스 이득→ 4장

$$A_v = -g_m (R_D \parallel r_o)$$

입력 gm과 출력 마디 저항의 곱. 저항 부하는 헤드룸 때문에 크게 못 한다.

\(R_D\) 15 kΩ → 약 8배. 70 dB(3,160배)는 저항으로 불가능.

캐스코드 출력 저항→ 4장

$$R_{out} \approx g_{m2}r_{o2}\,r_{o1}$$

위에 얹은 트랜지스터가 아래 ro를 자기 고유 이득만큼 키운다. 대가는 VDSsat 하나만큼의 스윙.

ro 200 kΩ, gm·ro 125 → 약 25 MΩ.

전류 미러→ 5장

$$I_{out} = \frac{(W/L)_2}{(W/L)_1} I_{ref}\,\frac{1+\lambda V_{DS2}}{1+\lambda V_{DS1}}$$

비율은 단위 소자 개수로, 오차는 두 VDS의 차이로 생긴다.

AB-1: 기준 20 µA → M5 1:1 20 µA, M7 1:4 80 µA.

차동 쌍 대신호→ 6장

$$\Delta I = \tfrac12\mu C_{ox}\tfrac{W}{L}\,V_{id}\sqrt{\frac{4I_{SS}}{\mu C_{ox}W/L}-V_{id}^2}$$

꼬리 전류를 나눠 갖는다. 전류가 한쪽으로 다 쏠리는 \(|V_{id}|=\sqrt2 V_{ov}\)에서 포화.

Vov 0.1 V면 ±141 mV에서 꼬리 전류가 한쪽으로 다 간다.

5트랜지스터 OTA 이득→ 6장

$$A_1 = g_{m1}(r_{o2}\parallel r_{o4})$$

능동 부하 차동 쌍의 차동→단일 이득. 두 ro가 병렬이라 고유 이득의 약 절반.

AB-1 1단: gm1 ≈ 169 µS → 약 102배(40 dB).

CMRR→ 6장

$$\text{CMRR} = \frac{|A_{dm}|}{|A_{cm}|} \approx 2g_m R_{tail}\ (\text{능동 부하에서는 } \approx 2g_{m}g_{m3}r_o R_{tail})$$

꼬리 전류원의 출력 저항이 클수록 공통 모드가 덜 샌다. 고주파에서는 꼬리 마디 C가 망친다.

AB-1 1단 DC CMRR은 수십 dB 이상, 부정합이 실제 한계를 정한다.

증폭기: 주파수 응답, 피드백, 안정도

밀러 효과→ 7장

$$C_{in} = C_F(1+|A|)$$

이득이 걸린 두 마디 사이의 C는 입력 쪽에서 (1+A)배로 보인다.

AB-1: Cc 1 pF × (1+38) → 1단 출력에서 약 39 pF.

2단 OTA 극점과 GBW→ 9장

$$\text{GBW} = \frac{g_{m1}}{2\pi C_c},\quad f_{p2} \approx \frac{g_{m6}}{2\pi C_L}$$

보상 후 우세 극점 × DC 이득 = GBW. 비우세 극점은 2단 gm과 부하 C로 정해진다.

169 µS / 1 pF → 손 27 MHz(엔진 23.5 MHz). fp2 ≈ 761 µS / 2 pF → 약 61 MHz.

우반면 영점과 Rz→ 10장

$$f_z = \frac{1}{2\pi C_c\,(1/g_{m6} - R_z)}$$

Cc를 통한 앞먹임 경로가 만드는 영점. \(R_z > 1/g_{m6}\)면 좌반면으로 넘어간다.

Rz = 0: \(g_{m6}/2\pi C_c\) ≈ 121 MHz(우반면). 1/gm6 ≈ 1.3 kΩ이므로 Rz 2 kΩ이면 좌반면.

폐루프 이득→ 8장

$$A_{CL} = \frac{A}{1+A\beta} \approx \frac{1}{\beta}\left(1-\frac{1}{A\beta}\right)$$

루프 이득 \(T=A\beta\)가 클수록 이득은 β만으로 정해진다. 오차 ≈ 1/T.

A0 ≈ 3,900, β = 1/40 → T ≈ 97, 이득 오차 약 1%. 폐루프 대역 ≈ GBW/40 ≈ 590 kHz.

위상 여유와 오버슈트→ 10장

$$\text{PM} = 180^\circ + \angle T(f_u),\quad M_p = e^{-\pi\zeta/\sqrt{1-\zeta^2}}$$

2극점 루프에서 PM ≈ 100ζ(°) 근사. PM 60°면 오버슈트 약 9%, 45°면 약 23%.

AB-1 OTA: Rz 2 kΩ → PM ≈ 68°, Rz 0 → 약 51°, Cc 0.6 pF·Rz 0 → 약 40°(울림).

슬루율→ 9장

$$\text{SR} = \frac{I_{tail}}{C_c}$$

큰 입력에서 꼬리 전류 전부가 Cc를 충전하는 속도가 출력 변화율의 상한.

20 µA / 1 pF → 20 V/µs(엔진 약 18 V/µs).

N비트 정착 시간→ 15장

$$t_s = \tau\,\ln 2^{N+1} \approx 0.69(N+1)\,\tau$$

1차 시스템이 오차를 LSB/2 아래로 줄이는 데 필요한 시정수 수.

12비트: 약 9τ. 1 MS/s 반 주기 500 ns → τ ≤ 55 ns.

정밀도: 잡음과 부정합

저항 열잡음→ 11장

$$\overline{v_n^2} = 4kTR\,\Delta f$$

저항 속 전자의 열운동. 백색이며 대역에 비례한다.

1 kΩ → 4.07 nV/√Hz. 센서 브리지 5 kΩ → 약 9.1 nV/√Hz.

MOSFET 잡음→ 11장

$$\overline{v_{n,in}^2} = \frac{4kT\gamma}{g_m} + \frac{K_f}{C_{ox}WL\,f}$$

열잡음은 gm을, 1/f 잡음은 면적 WL을 키워 줄인다. γ ≈ 2/3.

gm 169 µS → 소자당 약 8.1 nV/√Hz. AB-1 OTA 전체 14 nV/√Hz @1 MHz, 1/f 코너 약 14 kHz.

kT/C 잡음→ 11장

$$v_{n,rms} = \sqrt{kT/C}$$

저항값과 무관하다. 저항이 크면 잡음 밀도는 크지만 대역이 좁아진다.

1 pF → 64 µV rms. 12비트 양자화 잡음 84.6 µV보다 작으려면 C ≥ 약 0.6 pF.

잡음 대역폭→ 11장

$$B_n = \frac{\pi}{2}f_{-3\text{dB}}\ (\text{1차 저역 통과})$$

백색 잡음을 적분할 때 쓰는 등가 직사각형 대역.

PGA 폐루프 590 kHz → 약 930 kHz.

펠그롬 법칙→ 12장

$$\sigma(\Delta V_{TH}) = \frac{A_{VT}}{\sqrt{WL}},\quad \sigma\!\left(\frac{\Delta\beta}{\beta}\right) = \frac{A_\beta}{\sqrt{WL}}$$

쌍의 차이는 면적의 제곱근에 반비례한다. 정밀도 1비트 = 면적 4배.

AB180 NMOS \(A_{VT}\) 5 mV·µm, 10×1 µm → 1.58 mV. AB-1 OTA 몬테카를로 σ ≈ 2.1 mV.

차동 쌍 오프셋→ 12장

$$\sigma_{V_{OS}}^2 \approx \sigma_{\Delta V_{T12}}^2 + \left(\frac{g_{m3}}{g_{m1}}\right)^2\sigma_{\Delta V_{T34}}^2 + \left(\frac{I_D}{g_{m1}}\right)^2\sigma_{\Delta\beta/\beta}^2$$

독립 항은 제곱합. 입력 쌍은 gm/ID를 높게, 미러는 낮게 잡는다.

AB-1: 3σ ≈ 6.2 mV > 사양 5 mV.

기준·전원: 밴드갭과 LDO

PTAT 전압 ΔVBE→ 13장

$$\Delta V_{BE} = U_T\ln N = \frac{kT}{q}\ln N$$

같은 전류를 면적 1:N 트랜지스터에 흘리면 VBE 차이가 절대 온도에 비례한다.

N = 8, 300 K → 53.8 mV, 기울기 +0.179 mV/K.

밴드갭 전압→ 13장

$$V_{REF} = V_{BE} + K\,\Delta V_{BE},\quad K \approx \frac{|\partial V_{BE}/\partial T|}{\partial \Delta V_{BE}/\partial T}$$

CTAT(−1.8 mV/K)과 PTAT를 더해 기울기를 0으로. 결과는 실리콘 밴드갭 근처.

K ≈ 1.8/0.179 ≈ 10 → 0.714 + 10 × 0.0538 ≈ 1.25 V(약 1.2 V).

온도 계수→ 13장

$$\text{TC} = \frac{V_{max}-V_{min}}{V_{nom}\,(T_{max}-T_{min})}\times 10^6\ \text{ppm/°C}$$

상자 방법(box method)으로 잰 평균 기울기.

20 ppm/°C, 1.2 V, −40~125 °C → 전체 변동 약 4 mV.

드롭아웃과 패스 소자→ 14장

$$V_{DO} = V_{in,min}-V_{out} \ge I_L R_{on}$$

패스 PMOS가 선형 영역으로 들어가도 레귤레이션을 유지할 최소 전압 차.

200 mV / 10 mA → \(R_{on}\) ≤ 20 Ω. 효율 ≈ Vout/Vin: 3.6 V에서 50%, 2.5 V에서 72%.

PSRR→ 14장

$$\text{PSRR} = 20\log_{10}\left|\frac{v_{in}}{v_{out}}\right|$$

입력(전원) 리플이 출력에서 얼마나 줄어드는가. 루프 이득이 남아 있는 대역에서만 크다.

목표 40 dB @1 MHz: 100 mV 리플 → 1 mV.

데이터 변환: 샘플링, ADC, ΔΣ

이상적 SNR과 LSB→ 16장

$$\text{SNR} = 6.02N + 1.76\ \text{dB},\quad \text{LSB} = \frac{V_{FS}}{2^N},\quad v_q = \frac{\text{LSB}}{\sqrt{12}}$$

만눈금 정현파와 균일 양자화 잡음의 비. 1비트 = 6 dB.

12비트, 1.2 V → LSB 293 µV, SNR 74.0 dB.

ENOB→ 16장

$$\text{ENOB} = \frac{\text{SNDR}-1.76}{6.02}$$

잡음과 왜곡을 모두 넣은 실제 SNDR을 이상적 ADC의 비트 수로 환산.

목표 ENOB 10.5 → SNDR 65.0 dB.

지터 한계 SNR→ 18장

$$\text{SNR}_j = -20\log_{10}(2\pi f_{in}\sigma_t)$$

샘플링 순간의 흔들림이 입력 기울기를 곱해 전압 오차가 된다.

10 ps rms, 500 kHz → 약 90 dB. 50 MHz 입력이면 약 50 dB.

SC 등가 저항→ 15장

$$R_{eq} = \frac{1}{f_{clk}\,C}$$

주기마다 \(CV\)의 전하를 옮기면 평균 전류가 \(fCV\)다. 시정수가 C의 비로 정해진다.

1 pF, 1 MHz → 1 MΩ.

ΔΣ 이상 SQNR→ 17장

$$\text{SQNR} = 6.02N + 1.76 - 10\log\frac{\pi^{2L}}{2L+1} + (2L+1)\,10\log \text{OSR}$$

L차 잡음 성형. OSR을 2배로 하면 (6L+3) dB 오른다.

1비트, 2차, OSR 128 → 약 100 dB.

Walden FoM→ 16장

$$\text{FoM}_W = \frac{P}{2^{\text{ENOB}}\,f_s}\ \ \text{J/conv-step}$$

변환 한 단계에 드는 에너지. 최신 SAR는 약 수 fJ/step.

예: 50 µW, ENOB 10.5, 1 MS/s → 약 35 fJ/step.

클록: PLL

주파수 합성→ 18장

$$f_{out} = N f_{ref},\quad \omega_{VCO} = \omega_0 + K_{VCO}V_{ctrl}$$

분주된 VCO 위상을 기준에 고정하면 출력은 기준의 N배.

4 MHz × 8 → 32 MHz.

위상 잡음과 지터→ 18장

$$\sigma_t = \frac{1}{2\pi f_0}\sqrt{2\int_{f_1}^{f_2} 10^{\mathcal{L}(f)/10}\,df}$$

단측파대 위상 잡음 \(\mathcal{L}(f)\)(dBc/Hz)를 적분하면 rms 위상 오차, 이를 주기로 바꾸면 지터.

32 MHz에서 10 ps rms는 위상 약 0.12° rms.

손 계산기

공식을 고르면 입력 슬라이더가 바뀐다. 오른쪽 숫자는 손 계산 결과이고, 왼쪽 그래프는 첫 번째 입력을 끝에서 끝까지 쓸었을 때 결과가 어떻게 변하는지 보여 준다. 그래프 위를 누르거나 끌면 그 입력값으로 바로 옮겨 간다. MOSFET 동작점, 고유 이득, 펠그롬 σ는 이 책의 엔진(AN.mos, AN.pelgrom)으로 계산하고, 제곱 법칙 손 계산을 나란히 보여 준다.

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손 계산기: 식 하나, 곡선 하나

해볼 것: (그래프를 누르거나 끌면 첫 번째 입력이 바뀐다) ① "MOSFET 동작점"에서 VDS를 0.1 V 아래로 내려 영역이 선형으로 바뀌고 gm·ro가 무너지는 것을 본다. ② "gm = 2ID/Vov"에서 Vov를 50 mV로 내려 제곱 법칙이 약반전 한계 ID/nUT를 넘어서는(틀리는) 지점을 확인한다. ③ "kT/C"에서 C를 0.3 pF로 줄여 kT/C 잡음이 12비트 양자화 잡음선을 넘는 것을 본다. (손 계산은 제곱 법칙·1차 근사, AB180 상수: μnCox 280 µA/V², λ = 0.08 µm/L, n 1.3, γ 2/3. 엔진 값은 제곱 법칙과 약반전을 잇는 연속 모델이라 손 계산과 조금 다르다.)

gm 공식에서 Vov를 줄여 보면 손 계산 gm/ID = 2/Vov가 끝없이 커지지만 실제로는 약반전 한계 \(1/nU_T\) ≈ 30 V⁻¹에서 멈춘다. 손 계산이 어디서 틀리는지를 알고 쓰는 것이 아날로그 손 계산의 요령이다. 고유 이득도 같다. 손 계산 \(2/\lambda V_{ov}\)는 Vov가 작을수록 커지지만, 엔진은 약반전에 들어가며 포화한다.

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dB·단위 변환기

해볼 것: (그래프를 끌어 값을 바꾼다) ① "전압비 → dB"에서 2배, 10배, 1000배가 각각 6, 20, 60 dB인 것을 확인한다. ② "잡음 밀도 → rms"에서 14 nV/√Hz를 10 kHz와 10 MHz로 적분해 대역이 1000배면 rms는 약 32배인 것을 본다. ③ "SNDR ↔ ENOB"에서 74 dB가 12비트, 65 dB가 10.5비트인 것을 확인한다. (전압 dB는 20 log, 전력 dB는 10 log. dBm은 50 Ω 기준.)
암산용 dB 표 전압비 √2 = 3 dB, 2 = 6 dB, 3 ≈ 9.5 dB, 10 = 20 dB, 100 = 40 dB. 전력비 2 = 3 dB, 10 = 10 dB. 1비트 = 6.02 dB. 잡음 rms는 대역의 제곱근: 대역 4배 = rms 2배 = 6 dB. 대역 10배 = 10 dB.

종합 퀴즈

2장부터 19장까지 전 범위에서 낸 30문항이다. 개념 문제와 계산 문제가 섞여 있다. 한 문제씩 풀면 해설과 관련 장 링크가 나오고, 아래 그래프에 설계 단계별 정답률이 쌓인다. 막대가 낮은 단계가 다시 볼 곳이다. 다시 풀기를 누르면 문제 순서와 보기 순서가 새로 섞이고, 틀린 문제만 골라 다시 풀 수도 있다.

SIMULATOR

종합 퀴즈와 단계별 정답률

문제 1 / 30정답 0

진행0 / 30
정답률—
가장 약한 단계—
해볼 것: ① 끝까지 풀고 막대가 가장 낮은 단계를 확인한다. ② "틀린 문제만"으로 그 문제들만 다시 푼다. ③ 다시 풀기로 순서를 섞어 보기 위치를 외운 것이 아닌지 점검한다. (막대 높이 = 그 단계에서 푼 문제 중 맞힌 비율, 막대 아래 숫자 = 맞힌 수/푼 수/전체 수. 기록은 이 페이지를 닫으면 사라진다.)

학습 경로와 더 읽을거리

이 책은 1장부터 차례로 읽도록 짰지만, 목적이 분명하면 지름길이 있다. 아래 세 경로는 모두 MOSFET과 소신호(2·3장)에서 출발한다. 그 둘을 건너뛰면 뒤의 모든 손 계산이 흔들린다. 경로마다 끝에서 19장 실험실로 가서 직접 회로를 그리고 돌려 보기를 권한다.

A. 증폭기 설계자 OTA·PGA를 만든다 B. 데이터 변환기 샘플러·ADC·ΔΣ C. 전원과 클록 밴드갭·LDO·PLL 02 03 04 05 06 07 08 09 10 02 03 06 09 11 12 15 16 17 02 03 05 07 08 10 13 14 18 소자 기본 블록 증폭기 정밀도 기준·전원 데이터 변환 클록
그림 1. 세 가지 학습 경로. 동그라미 안의 숫자는 장 번호, 아래 점의 색은 설계 계층이다. 어느 경로든 2·3장(소자와 gm/ID)에서 출발한다. B 경로는 OTA(9장)를 거쳐야 샘플러의 정착과 ADC의 잡음 예산을 이해할 수 있고, C 경로는 주파수 응답·피드백·안정도(7·8·10장)가 LDO와 PLL 루프의 공통 언어다.
책무엇에 좋은가이 책과 이어지는 장
Razavi, Design of Analog CMOS Integrated Circuits입문 표준 교재. 직관적 설명과 손 계산, 연습 문제가 풍부하다.2~10장, 13장
Johns & Martin(Carusone 개정), Analog Integrated Circuit DesignOTA 설계 절차, 스위치드 커패시터, 데이터 변환기까지 시스템 쪽으로 넓다.9장, 15~17장
Gray, Hurst, Lewis, Meyer, Analysis and Design of Analog Integrated Circuits바이폴라와 CMOS를 함께, 잡음·피드백·주파수 응답을 엄밀하게.7·8·11·13장
Sansen, Analog Design Essentials설계자의 경험을 슬라이드식으로 압축. 잡음과 전력, 증폭기 구조 비교.9·11·12장
Jespers & Murmann, Systematic Design of Analog CMOS Circuitsgm/ID 설계표로 크기를 정하는 현대적 방법론.3·9장
Schreier & Temes, Understanding Delta-Sigma Data ConvertersΔΣ 변조기의 이론, 안정도, 데시메이션의 표준 참고서.17장

소자 물리를 더 깊이 보려면 TCADBook, 공정이 어떻게 트랜지스터를 만드는지는 ProcessBook, 센서 쪽 인터페이스는 SensorBook, 산포가 수율로 이어지는 길은 YieldBook, 이 칩들이 팔리는 산업은 ChipIndustryBook으로 이어진다.

마치며

  1. 아날로그는 트랜지스터 하나의 gm과 ro에서 시작한다. 고유 이득 gm·ro(AB180 L 1 µm에서 약 125)가 한 단의 한계를 정하고, 그래서 캐스코드와 2단 구조가 필요하다. gm/ID는 전류 한 단위로 gm을 얼마나 사는지를 알려 주는 나침반이다.
  2. 모든 것은 맞바꿈이다. 이득과 대역폭(GBW 일정), 잡음과 전력(잡음 절반 = 전류 4배), 정합과 면적(σ 절반 = 면적 4배), 속도와 안정도(PM). AB-1 OTA의 71.8 dB·23.5 MHz·218 µW는 이 맞바꿈의 한 점이다.
  3. 피드백은 정확도를 사고 안정도를 판다. 루프 이득만큼 오차가 줄지만, 위상 여유가 줄면 울리고 발진한다. 밀러 보상과 영점 저항이 그 균형을 잡는다.
  4. 정밀도의 바닥에는 물리가 있다. kT/C, 4kTR, 펠그롬 법칙은 설계 기교로 피할 수 없는 한계이고, 초핑·자동 영점·트리밍·공통 중심 배치는 그 한계를 우회하는 방법이다.
  5. 신호 사슬 전체를 하나의 예산으로 본다. 12비트 ADC의 LSB 293 µV를 기준으로 kT/C, OTA 잡음, 오프셋, 기준 전압 변동, 클록 지터가 각자 몫을 나눠 갖는다. 그 예산을 세우고 지키는 것이 아날로그 설계다. 직접 해 보려면 19장 실험실로 간다.