Chapter 12

부정합과 레이아웃

회로도에서 M1과 M2는 같은 기호, 같은 W/L이다. 마스크에서도 똑같은 사각형이다. 그러나 실리콘 위의 두 트랜지스터는 결코 같지 않다. 채널 아래 도펀트 원자의 개수가 몇 개 다르고, 게이트 가장자리가 수 나노미터 흔들리고, 산화막 두께가 웨이퍼를 가로질러 조금씩 기운다. 이 작은 차이가 차동 쌍에서 입력 오프셋(Offset)이 되고, 전류 미러의 비를 틀어 놓고, 데이터 변환기의 선형성을 깎는다. 잡음과 달리 부정합은 칩마다 고정된 값이다. 그래서 통계로 다루고, 면적과 레이아웃과 보정으로 싸운다.

무작위 부정합의 물리적 원인(도펀트 개수 요동, 선폭 거칠기, 산화막 두께)과 계통적 부정합(기울기, 가장자리, 응력)을 구별한다.
펠그롬 법칙 $\sigma(\Delta V_{TH}) = A_{VT}/\sqrt{WL}$으로 면적과 정합을 맞바꾼다. AB180 NMOS $A_{VT}$ = 5 mV·µm, 면적 4배 = σ 절반.
5트랜지스터 차동 쌍의 입력 환산 오프셋을 VTH·β·부하 부정합으로 나누어 손으로 계산하고, 엔진 몬테카를로와 비교한다.
gm/ID가 정합에 주는 영향을 안다. 미러는 높은 VOV(낮은 gm/ID), 입력 쌍은 낮은 VOV(높은 gm/ID)가 유리하다.
ABBA·공통 중심 배치가 선형 기울기 오차를 지우는 원리와 더미, 방향, 웰 근접 효과를 안다.
공정 코너와 온도로 성능을 점검하고, 오프셋 분포의 꼬리에서 수율과 ppm을 계산한다. 트리밍, 오토 제로, 초핑의 대가를 비교한다.

똑같이 그린 두 트랜지스터는 다르다

MOSFET의 문턱 전압은 채널 아래 공핍층에 든 이온화된 도펀트의 전하로 정해진다. 1 µm × 1 µm 채널의 공핍층에는 도펀트가 수천 개 들어 있다. 이 원자들은 이온 주입으로 무작위로 박히므로 개수가 푸아송 분포를 따른다. 평균이 N이면 표준 편차가 $\sqrt{N}$이다. 1000개 중 ±32개, 상대적으로 약 3%가 칩마다, 소자마다 다르다. 채널이 작을수록 N이 작아 상대 요동이 커진다.

원인은 이것만이 아니다. 게이트 가장자리는 리소그래피와 식각 때문에 수 nm씩 들쭉날쭉하다(선폭 거칠기(Line-edge roughness, LER)). 짧은 채널일수록 L의 상대 오차가 커진다. 산화막 두께와 계면 전하도 조금씩 다르다. 이런 원인은 모두 서로 독립이고 국소적이라, 소자 하나의 VTH에 작은 무작위 값을 더한다. 아래에서 두 트랜지스터를 계속 새로 "만들어" 본다.

SIMULATOR

도펀트 개수 요동: 두 쌍둥이의 VTH

웨이퍼 위 다이를 호버

계속 다시 만들기

도펀트 수 A / B—

이번 쌍 ΔVTH—

쌓인 쌍—

측정 σ(ΔVTH)—

펠그롬 예측—

해볼 것: ① 2/1 µm 쌍이 다시 만들어질 때마다 도펀트 수가 수십 개씩 다르고 ΔVTH가 ±수 mV 흔들리는 것을 본다. ② "웨이퍼 100쌍"으로 다이 100개를 한꺼번에 만들면 히스토그램이 가우시안이 되고 측정 σ가 펠그롬 예측(3.5 mV)에 다가간다. ③ 0.5/0.2 µm로 줄이면 도펀트가 몇십 개뿐이라 σ가 약 16 mV로 커지고, 10/2 µm로 키우면 약 1.1 mV가 된다. (교육용 모형: 화면의 점 하나는 도펀트 여러 개를 대표한다. VTH 분산의 약 80%를 도펀트 개수, 15%를 LER, 5%를 산화막에 배분해 합이 AB180 NMOS $A_{VT}$ = 5 mV·µm가 되게 맞췄다. 웨이퍼 기울기는 넣지 않았다)

한 쌍만 보면 차이는 운이다. 그러나 100쌍을 모으면 분포가 나타난다. 평균은 0 근처(설계가 같으므로)이고 퍼짐은 소자 크기로 정해진다. 웨이퍼 지도에서 색이 무작위로 흩어져 있는 점에 주목한다. 이웃한 다이끼리도 비슷하지 않다. 이것이 무작위 부정합(Random mismatch)이다. 웨이퍼 한쪽으로 갈수록 값이 일정하게 변하는 계통적 부정합(Systematic mismatch)은 원인이 다르고, 레이아웃으로 지운다(5절).

부정합은 잡음이 아니다. 잡음(11장)은 한 칩 안에서 시간에 따라 변한다. 부정합은 칩을 만들 때 한 번 정해지고 그 칩의 수명 내내 고정된다. 칩 하나를 놓고 보면 오프셋은 일정한 직류 오차라 재서 빼낼 수 있다. 칩 백만 개를 놓고 보면 오프셋은 분포이고, 사양을 넘는 칩은 버려진다. 앞의 관점은 보정, 뒤의 관점은 수율이다.

펠그롬 법칙: 면적으로 정합을 산다

소자 안의 무작위 요동은 채널 전체에 걸쳐 평균된다. 채널을 $n$개의 작은 조각으로 나누면 각 조각의 오차는 독립이고, 평균의 표준 편차는 $1/\sqrt{n}$로 줄어든다. 조각 수는 면적에 비례하므로 쌍의 차이의 표준 편차는 $1/\sqrt{WL}$에 비례한다. 1989년 Pelgrom이 측정으로 정리한 이 관계가 아날로그 정밀 설계의 가장 중요한 식이다.

$$\sigma(\Delta V_{TH}) = \frac{A_{VT}}{\sqrt{WL}},\qquad \sigma\!\left(\frac{\Delta\beta}{\beta}\right) = \frac{A_\beta}{\sqrt{WL}}$$

$\Delta V_{TH}$ 같은 크기 두 소자의 VTH 차이. AB180: NMOS $A_{VT}$ = 5 mV·µm, $A_\beta$ = 1 %·µm, PMOS 6 mV·µm, 1.2 %·µm. 예: NMOS 10/1 µm(10 µm²) → 1.58 mV, 0.32%. PMOS 6/1 µm → 2.45 mV, 0.49%. $A_{VT}$는 산화막이 얇을수록 작아져 대략 1 mV·µm/nm × $t_{ox}$ 수준이다. 거리에 따른 항 $S_{VT}D$는 작은 블록 안에서는 무시한다

아래 그래프는 면적에 대한 σ를 로그-로그로 그린다. 기울기 −1/2의 직선이다. 점을 끌거나 슬라이더로 면적을 바꾸면 왼쪽의 소자 그림이 실제 비율로 커진다.

SIMULATOR

펠그롬 직선: 4배 면적, 절반 σ

직선 위 점을 끈다

면적 WL 모양 W/L

W × L—

σ(ΔVTH)—

σ(Δβ/β)—

3σ—

σ 1 mV에 필요한 면적—

해볼 것: ① 10 µm²(AB-1 입력 쌍 10/1 µm)에서 σ = 1.58 mV를 확인하고, 점을 40 µm²로 끌어 0.79 mV(절반)가 되는 것을 본다. ② 슬라이더 끝 1000 µm²에서도 σ는 0.16 mV다. 0.1 mV에는 2500 µm²가 필요하고, 소자 그림은 이미 격자를 넘친다. 정밀도를 면적만으로 사는 데는 한계가 있다. ③ 모양 W/L을 바꿔도 면적이 같으면 σ는 같다. (펠그롬 모형, 거리 항 무시. 같은 크기 두 소자의 차이 기준. 소자 하나의 σ는 이 값의 $1/\sqrt2$)

면적을 4배로 하면 σ가 절반이 된다. 정밀도 1비트(2배)에 면적 4배다. 정밀도를 10배 올리려면 면적이 100배다. 면적이 커지면 기생 커패시턴스도 같이 커져 속도가 떨어지고 전력이 는다. Kinget은 이를 "정밀도 × 속도 / 전력이 공정 상수 $A_{VT}$로 묶여 있다"고 정리했다. 그래서 $A_{VT}$가 작은 공정, 즉 산화막이 얇은 공정일수록 같은 정밀도를 더 작게 만든다.

L은 얼마나 길게? σ는 W·L의 곱에만 달렸으므로, 같은 면적이면 W를 키우든 L을 키우든 VTH 정합은 같다. 실제 선택은 다른 조건이 정한다. 입력 쌍은 $g_m$과 $f_T$를 위해 L을 짧게 W를 넓게, 전류 미러는 출력 저항(5장)과 높은 VOV를 위해 L을 길게 한다. 최소 L(0.18 µm)은 LER과 짧은 채널 효과 때문에 펠그롬 식보다 정합이 더 나쁘므로 정밀 소자에는 쓰지 않는다.

차동 쌍의 입력 오프셋

5트랜지스터 OTA(6장)의 두 입력을 같은 전압으로 묶어도 출력은 가운데에 있지 않다. 출력을 가운데로 되돌리려면 입력 사이에 넣어 줘야 하는 작은 전압이 입력 환산 오프셋(Input-referred offset, $V_{OS}$)이다. 오프셋의 원천은 세 가지다. 입력 쌍의 VTH 차이는 그대로 입력에 나타난다. 입력 쌍의 β 차이는 전류 차이를 만들고, 그 전류를 $g_{m1}$으로 나눈 만큼 입력에 보인다. 부하 미러 M3·M4의 부정합은 전류 오차를 만들고 역시 $g_{m1}$으로 나뉜다.

부정합 원천을 입력 하나로 모은다. 입력 쌍의 VTH 차이는 1배로, 미러의 VTH 차이는 $g_{m3}/g_{m1}$배로, β 차이는 $I_D/g_{m1}$배로 입력에 보인다. 2단 이후의 부정합은 1단 이득(약 100)으로 나뉘어 거의 보이지 않는다.

$$V_{OS} \approx \Delta V_{TH,12} + \frac{g_{m3}}{g_{m1}}\Delta V_{TH,34} + \frac{I_D}{g_{m1}}\left(\frac{\Delta\beta_{12}}{\beta}+\frac{\Delta\beta_{34}}{\beta}\right)$$

AB-1 OTA: $g_{m1}$ ≈ 169 µS, $g_{m3}$ ≈ 89 µS → $g_{m3}/g_{m1}$ ≈ 0.53. $I_D$ = 9.75 µA → $I_D/g_{m1} = 1/(g_m/I_D)$ ≈ 58 mV. 강반전이면 $I_D/g_m = V_{OV}/2$. 각 항의 부호는 어느 쪽 소자에 차이가 붙었는지에 따라 달라지고, 무작위일 때는 제곱합으로 σ를 구한다

아래 회로는 AB-1 OTA를 단위 이득 버퍼로 묶은 것이다. 입력을 0.9 V에 두면 출력은 0.9 V + (오프셋)에 선다. 각 부정합을 하나씩 넣고 엔진이 푼 출력 오프셋과 위 식을 비교한다. 소자를 누르면 동작점이 나온다.

SIMULATOR

오프셋은 어디서 오는가: 항별 분해

소자를 누른다

ΔVTH (M2 − M1) Δβ/β (M2 − M1) |ΔVTH| (M4 − M3) Δβ/β (M4 − M3)

소자를 누르면 그 소자의 동작점이 여기에 나온다.

엔진 out − 0.9 V—

손 계산 합—

계통 오프셋(부정합 0)—

gm3/gm1, ID/gm1—

해볼 것: ① ΔVTH12 = 1.6 mV(입력 쌍 1σ)를 넣으면 출력이 약 −1.5 mV 움직인다. VTH 차이는 거의 1:1로 입력에 보인다. ② 같은 1.6 mV를 미러 ΔVTH34에 넣으면 약 0.9 mV만 보인다. $g_{m3}/g_{m1}$ ≈ 0.53배(엔진은 λ 효과로 약 0.59)다. ③ Δβ 1%는 약 0.6 mV다. $I_D/g_{m1}$ ≈ 58 mV이기 때문이다. "무작위 1σ"를 여러 번 눌러 네 항이 섞이는 모습을 본다. (엔진: AN.ota2 단위 이득 버퍼, 부정합은 M2·M4에 몰아 넣음, 손 계산 부호는 출력 기준. 제곱 법칙 + 약반전 연속 모델, 300 K)

손 계산과 엔진은 10% 안에서 맞는다. 차이는 입력 쌍이 중간 반전(gm/ID ≈ 17)이라 강반전 식이 정확하지 않은 것과, 미러 쪽 VDS가 바뀌며 λ가 끼어드는 데서 온다. 숫자보다 중요한 것은 구조다. AB-1에서는 입력 쌍 VTH 항과 미러 VTH 항이 거의 전부이고 β 항은 작다. 줄일 대상이 분명하다.

무작위 부정합은 칩마다 다르므로 오프셋도 분포다. 엔진으로 확인하는 방법이 몬테카를로 해석(Monte Carlo analysis)이다. 소자마다 펠그롬 σ에 맞춘 무작위 VTH·β 오차를 입히고(AN.mcDev), 회로를 풀고, 이를 수백 번 되풀이해 오프셋의 히스토그램을 얻는다.

SIMULATOR

몬테카를로: AB-1 오프셋 분포

막대를 호버

입력 쌍 M1·M2 면적 미러 M3·M4 면적

표본 수—

평균—

σ(엔진)—

σ(손 계산)—

3σ vs 사양 5 mV—

이 크기의 A0 · PM—

해볼 것: ① 기본 크기(입력 쌍 10/1, 미러 6/1 µm)로 200회를 돌리면 σ ≈ 2.1 mV, 3σ ≈ 6.2 mV로 사양선 5 mV 밖으로 꼬리가 나간다. ② 두 면적을 모두 4배로 올려 다시 돌리면 σ가 약 1 mV로 절반이 되지만, 읽음표의 PM이 67.5°에서 약 60°로 떨어진다. 큰 소자의 기생 커패시턴스 때문이다. ③ 입력 쌍만 키우면 미러 항이 남아 생각만큼 줄지 않는다. (각 소자에 AN.mcDev로 $\sigma_{VT}/\sqrt2$, $\sigma_\beta/\sqrt2$를 입힘, M1~M4만 부정합. 면적 배수는 W와 L을 같은 비율로 키워 W/L과 동작점을 유지. 엔진 AN.ota2 버퍼의 out − 0.9 V. 손 계산은 위 식의 제곱합)

200개의 표본은 위 식이 예측한 가우시안을 따른다. 평균이 0에서 조금 벗어난 것은 계통 오프셋(약 0.06 mV)과 표본 수의 한계 때문이다. 표본 200개로 구한 σ 자체도 약 ±5%($1/\sqrt{2N}$)의 불확실성이 있다. 면적을 키우는 것은 가장 확실한 해법이지만 공짜가 아니다. 입력 쌍이 커지면 1단 출력과 꼬리 마디의 커패시턴스가 커져 비주극점이 내려오고 위상 여유를 깎는다(10장).

gm/ID와 정합: 미러와 입력 쌍은 반대다

같은 VTH 오차가 전류에 얼마나 큰 오차를 만드는지는 동작점이 정한다. 전류 미러의 두 소자가 같은 VGS를 받는데 VTH가 $\Delta V_{TH}$만큼 다르면, 출력 전류는 $g_m\Delta V_{TH}$만큼 틀어진다. 상대 오차는 $g_m/I_D$에 비례한다.

$$\frac{\Delta I}{I} = \frac{g_m}{I_D}\,\Delta V_{TH} + \frac{\Delta\beta}{\beta} \;\overset{\text{강반전}}{=}\; \frac{2\,\Delta V_{TH}}{V_{OV}} + \frac{\Delta\beta}{\beta},\qquad V_{OS,\text{입력 쌍}} = \Delta V_{TH} + \frac{I_D}{g_m}\frac{\Delta\beta}{\beta}$$

미러: $V_{OV}$ = 0.2 V(gm/ID ≈ 10)에서 ΔVTH 2.45 mV → 전류 오차 약 2.5%. $V_{OV}$ = 0.1 V면 약 5%. 입력 쌍: ΔVTH는 gm/ID와 무관하게 1:1이고 β 항만 $1/(g_m/I_D)$로 줄어든다. 미러가 입력에 주는 몫은 $(g_m/I_D)_3/(g_m/I_D)_1 \cdot \Delta V_{TH,34}$

그래서 정합을 위한 동작점 선택은 역할에 따라 반대다. 전류원·미러는 VOV를 크게(gm/ID 작게) 잡아 같은 VTH 오차가 작은 전류 오차가 되게 한다. 입력 쌍은 gm/ID를 크게 잡아 gm을 키우고, 미러 항 $(g_m/I_D)_3/(g_m/I_D)_1$을 작게 만든다. 3장에서 입력 쌍 15~20, 전류원 약 10으로 정한 근거 중 하나가 이것이다. 아래에서 두 gm/ID를 끌어 본다.

SIMULATOR

같은 면적, 다른 동작점: 오프셋 σ

곡선 위 점을 끈다

입력 쌍 gm/ID 미러 gm/ID

미러 VOV—

미러 σ(ΔI/I)—

입력 쌍 VOV—

OTA σ(VOS)—

미러 몫

해볼 것: ① AB-1 동작점(입력 쌍 17.3, 미러 9.1)에서 σ(VOS) ≈ 2.07 mV, 그중 미러 몫이 약 40%다. ② 미러 gm/ID를 20으로 올리면(VOV를 줄이면) 미러 전류 오차가 2배 넘게 커지고 OTA 오프셋이 약 3.2 mV가 된다. ③ 입력 쌍 gm/ID를 6으로 내리면(강반전) 미러 항이 $g_{m3}/g_{m1}$을 따라 커져 오프셋이 오히려 는다. (면적 고정: 입력 쌍 NMOS 10 µm², 미러 PMOS 6 µm². VOV는 AN.gmidLookup(L = 1 µm). 오프셋 σ는 앞 절 식의 제곱합)

미러를 높은 VOV로 잡으면 대가가 있다. 출력 스윙이 그만큼 준다(4장). 입력 쌍을 약반전 쪽으로 밀면 같은 전류에서 W가 커져 커패시턴스가 늘고 $f_T$가 떨어진다. 정합, 스윙, 속도가 또 하나의 맞바꿈을 이룬다. 그래도 방향은 분명하다. 입력 쌍은 gm 효율, 미러는 정합.

기울기와 레이아웃: 공통 중심 배치

펠그롬 식이 말하는 무작위 부정합은 레이아웃으로 줄일 수 없다. 면적만이 답이다. 그러나 부정합에는 다른 종류가 있다. 산화막 두께, 도핑 농도, 온도, 기계적 응력은 칩 위에서 위치에 따라 서서히 변한다. 수백 µm 범위에서는 이것을 선형 기울기(Gradient)로 볼 수 있다. A와 B를 나란히 두면 두 소자의 중심이 다른 위치에 있어 기울기 × 거리만큼 차이가 난다.

해법은 소자를 단위 소자 여러 개로 쪼개어, A의 무게 중심과 B의 무게 중심이 같은 점에 오도록 섞는 것이다. 이것이 공통 중심 배치(Common-centroid layout)다. 1차원 ABBA는 한 방향의 선형 기울기를, 2차원 교차 배치(ABBA / BAAB)는 모든 방향의 선형 기울기를 지운다. 아래에서 칸을 눌러 A와 B를 바꾸고 기울기 화살표를 끌어 본다.

SIMULATOR

배치 편집기: 기울기 위의 A와 B

칸을 눌러 A/B, 화살표 끝을 끈다

2차(그릇 모양) 성분 추가 더미 없음: 가장자리 효과

A / B 칸 수—

무게 중심 거리—

ΔVTH (A − B)—

나란히 배치 대비—

해볼 것: ① "AAAA BBBB"에서 기울기를 가로로 두면 무게 중심이 4칸 떨어져 오차가 크다. 기울기를 세로로 돌리면 오차가 사라진다. 방향을 모르는 기울기에는 믿을 수 없다. ② "ABBA"는 가로 기울기를 지우지만 세로 기울기에는 약하다. "공통 중심"은 어느 방향이든 0이다. ③ 2차 성분을 켜면 공통 중심도 완전히 지우지 못한다. "더미 없음"을 켜면 바깥 열의 칸만 따로 틀어진다. 그래서 바깥에 더미를 둔다. (칸 간격 10 µm, 기울기는 화살표 길이에 비례해 칸당 최대 1 mV. 2차 성분은 중심에서 가장자리까지 0.8 mV, 가장자리 효과는 맨 바깥 칸 +1.5 mV. 무작위 부정합은 넣지 않았다)

공통 중심은 무게 중심을 맞춘다. 그래서 선형 기울기는 정확히 지우지만 2차 성분은 남는다. 2차까지 지우려면 단위 소자를 더 잘게 쪼개 대칭을 높인다. 단위를 쪼개면 배선이 복잡해지고 배선 저항과 커패시턴스가 비대칭을 새로 만들 수 있다. 실제로는 입력 쌍에 2 × 2 또는 4 × 2 교차 배치를 쓰고, 연결 배선도 대칭으로 그린다.

더미, 방향, 웰 근접 효과

기울기 말고도 레이아웃이 만드는 계통적 부정합이 있다. 배열의 맨 끝 소자는 이웃이 한쪽에만 있어 식각·폴리 밀도·응력 환경이 안쪽과 다르다. 그래서 바깥에 전기적으로 쓰지 않는 더미(Dummy) 소자를 둔다. 실리콘 결정과 이온 주입 기울기는 방향성이 있어서 소자를 90° 돌려 그리면 특성이 다르다. 정합할 소자는 같은 방향으로 그린다. 웰 가장자리 가까이에 있는 소자는 주입 이온이 마스크 가장자리에서 산란되어 VTH가 높아지고(웰 근접 효과(Well proximity effect, WPE)), STI 산화막이 채널을 누르는 응력은 이동도를 바꾼다(LOD 효과).

레이아웃이 만드는 계통적 부정합. ① 바깥 열은 더미가 대신 받고 A·B는 2 × 4 교차 배치로 무게 중심을 맞춘다. ② 정합 소자는 같은 방향으로 그린다. ③ 웰 가장자리 근처 소자는 VTH가 올라가므로 거리를 띄우고, 짝을 이루는 소자는 웰 가장자리와 STI까지의 거리를 똑같이 한다.

열 기울기도 기울기다. 같은 칩의 LDO 패스 소자(14장)나 출력 드라이버가 수십 mW를 쓰면 칩 위에 수 °C의 온도 기울기가 생긴다. VTH 온도 계수가 약 −1 mV/K이므로 두 입력 소자의 온도가 0.1 °C만 달라도 0.1 mV 오프셋이다. 정밀 블록은 발열원에서 멀리, 발열원의 등온선과 대칭이 되게 놓는다. 공통 중심 배치는 열 기울기도 같이 지운다.

공정 코너와 온도

무작위 부정합은 한 칩 안에서 소자 사이의 차이다. 그런데 웨이퍼와 로트가 바뀌면 칩 전체의 NMOS가 함께 빨라지거나 느려진다. 산화막이 조금 얇게 나온 로트는 모든 소자의 VTH가 낮고 $\mu C_{ox}$가 크다. 이런 전역 변동은 공정 코너(Process corner)로 점검한다. NMOS와 PMOS가 각각 빠름(F)·느림(S)인 조합 TT, FF, SS, FS, SF에 온도(−40, 27, 125 °C)와 전원 전압을 곱한 조건에서 회로가 모두 사양을 지켜야 한다.

아래는 AB-1 OTA를 각 코너와 온도에서 엔진으로 다시 푼 결과다. 코너의 VTH·이동도 폭은 바꿀 수 있다. 바이어스 전류를 이상적 전류원으로 둘지, 코너를 따라 함께 움직이게 할지도 고른다.

SIMULATOR

코너 × 온도: AB-1 OTA는 어디서 무너지나

막대를 호버

VTH 코너 폭 ± µ 코너 폭 ± 바이어스 전류도 코너를 따른다(±15%)

TT 27 °C—

최악 조건—

사양 통과—

포화를 벗어난 경우—

해볼 것: ① A0를 보면 온도가 코너보다 훨씬 크게 작용한다. 125 °C에서 이동도가 떨어지고 gm·ro가 줄어 약 67.5 dB로 사양 70 dB 아래다. ② GBW로 바꾸면 −40 °C에서 약 30 MHz, 125 °C에서 약 18 MHz다. 바이어스 연동을 켜면 SS·125 °C가 더 떨어진다. ③ VTH 폭을 120 mV까지 밀어 포화를 벗어나는 소자가 생기는지 본다. (FF: NMOS·PMOS VTH −폭, µ +폭. FS는 NMOS 빠름·PMOS 느림. 온도는 VTH −1 mV/K, µ ∝ T⁻¹·⁵. 바이어스 전류는 기본으로 이상적 20 µA. 연동 시 F 쪽 +15%, S 쪽 −15%(NMOS 기준). 각 조건마다 AN.ota2Open으로 입력 오프셋을 맞춘 개루프 AC 해석)

코너 결과에서 두 가지를 배운다. 첫째, 이상적 전류 바이어스를 쓰면 VTH 코너는 VOV만 바꾸고 전류는 그대로라 성능 변화가 작다. 바이어스가 저항이나 VTH에 묶여 있으면 코너가 전류를 흔들어 GBW가 크게 움직인다. 정밀한 바이어스 전류(13장의 기준 회로)가 왜 필요한지가 여기서 나온다. 둘째, 고온에서 이득이 사양을 놓친다. 9장에서 TT 27 °C 하나로 맞춘 설계에 여유가 필요하다. 코너는 평균의 이동이고, 몬테카를로는 그 둘레의 퍼짐이다. 실제 사인오프는 각 코너에서 몬테카를로를 함께 돌린다.

분포의 꼬리와 수율

오프셋이 가우시안 분포를 따르면 사양을 넘는 칩의 비율은 꼬리의 넓이다. 사양 한계가 $\pm V_{spec}$이고 분포의 σ가 $\sigma$이면, 한계는 평균에서 $k = V_{spec}/\sigma$ 시그마 떨어져 있다. 합격률은 $\mathrm{erf}(k/\sqrt2)$다.

$$Y = \mathrm{erf}\!\left(\frac{k}{\sqrt2}\right),\quad k = \frac{V_{spec}}{\sigma}\qquad 1\sigma: 68.3\%,\; 2\sigma: 95.4\%,\; 3\sigma: 99.73\%\;(2700\ \text{ppm 불량}),\; 4\sigma: 63\ \text{ppm},\; 6\sigma: 0.002\ \text{ppm}$$

AB-1: $V_{spec}$ = 5 mV, σ ≈ 2.07 mV → $k$ ≈ 2.4 → 불량 약 1.6%(16,000 ppm). 평균이 어긋나면(계통 오프셋) 한쪽 꼬리가 커진다. 칩 하나에 같은 블록이 $n$개 있으면 칩 수율은 $Y^n$

"3σ면 충분하다"는 말은 블록 하나, 소비자 제품 기준이다. 차량용 칩은 불량을 ppm 단위로 셈하고, 칩 하나에 같은 비교기·증폭기가 수십 개 있으면 블록마다 훨씬 큰 $k$가 필요하다. 아래에서 사양선을 끌고 σ와 평균을 바꿔 본다.

SIMULATOR

꼬리 넓이 = 불량률

빨간 사양선을 끈다

σ 평균(계통 오프셋) 칩 하나의 블록 수 n

사양 ±—

k = 사양/σ—

블록 수율—

불량—

칩 수율 Yⁿ—

해볼 것: ① AB-1 기본(σ 2.07 mV, 사양 5 mV)에서 불량이 약 1.6%다. σ를 1.46 mV(면적 2배)로 줄이면 약 600 ppm, 1.03 mV(4배)면 1 ppm 근처로 떨어진다. σ를 반으로 줄일 때 불량은 수천 배 준다. ② 평균을 1 mV 옮기면 한쪽 꼬리가 크게 자라 불량이 거의 두 배가 된다. ③ n을 32로 올려 블록 수율 99%가 칩 수율 약 72%가 되는 것을 본다. (가우시안 분포 가정. 실제 분포의 먼 꼬리는 가우시안보다 두꺼울 수 있다)

가우시안의 꼬리는 지수적으로 얇아지므로 σ를 조금 줄이면 불량은 크게 준다. 반대로 측정된 수백 개 표본으로 ppm 수준의 꼬리를 말하는 것은 외삽이다. 몬테카를로 200회는 σ를 알려 줄 뿐 6σ 밖을 보여 주지 않는다. 수율과 산포를 웨이퍼·로트 차원에서 다루는 방법은 YieldBook이 자세히 다룬다.

오프셋을 줄이는 다섯 가지 방법

지금까지의 방법을 정리하면 다섯 갈래다. 크게 그리기는 가장 단순하고 언제나 통하지만 면적·커패시턴스·속도를 내준다. 트리밍은 칩마다 오프셋을 재서 퓨즈나 비휘발 메모리에 보정 값을 쓴다. 시험 시간이 들고 온도·수명에 따른 표류(drift)는 못 잡는다. 오토 제로는 동작 중 주기적으로 입력을 단락해 오프셋을 커패시터에 저장하고 뺀다. 잔여 오프셋은 스위치 전하 주입과 유한 이득이 정한다. 초핑(11장)은 신호를 높은 주파수로 올려 증폭한 뒤 되돌려 오프셋과 1/f 잡음을 대역 밖으로 민다. 캘리브레이션은 시스템 수준에서 디지털로 재고 빼는 방법이고 ADC의 커패시터 부정합(16장)에 쓴다.

SIMULATOR

보정 전과 후: 잔여 오프셋

트림 비트 표류(온도·수명) σ

보정 전 σ—

보정 후 σ—

보정 후 사양 밖—

대가—

해볼 것: ① 트리밍 4비트(범위 ±8 mV, 1 mV 간격)면 잔여가 ±0.5 mV 균일 분포(σ ≈ 0.29 mV)가 된다. 비트를 2로 줄이면 간격이 4 mV라 잔여가 ±2 mV로 커지고, 범위 ±8 mV를 넘는 드문 칩은 보정되지 않는다. ② 표류를 0.5 mV로 올리면 트리밍 후 분포가 다시 퍼진다. 트리밍은 시험할 때의 오프셋만 잡는다. ③ 오토 제로와 초핑은 표류까지 지우지만 잔여가 스위치 전하 주입으로 정해진다. 파라미터 슬라이더가 그 크기다. (보정 전: σ 2.07 mV 가우시안 4000개. 크게: 면적 배수. 트리밍: n비트, 범위 ±8 mV, 반올림. 오토 제로: 잔여 = VOS/A0(A0 = 3900) + 전하 주입 σ. 초핑: 잔여 = 전하 주입 σ × 2fchτ(= 0.05로 가정). 표류는 보정 뒤 더하는 가우시안. 오토 제로·초핑은 표류를 제거)

어느 방법도 공짜는 아니다. 크게 그리기는 아날로그 면적과 속도를, 트리밍은 시험 시간과 퓨즈 면적을, 오토 제로는 신호를 끊는 시간과 kT/C 잡음 접힘을, 초핑은 대역폭과 리플 필터를 내준다. 실제 설계는 섞어 쓴다. 기본 정합은 면적과 공통 중심 배치로 3σ를 사양 근처까지 끌어오고, 남은 것을 보정으로 처리한다. 보정 회로의 범위가 넓을수록 비싸므로, 보정 전 산포를 줄이는 것이 여전히 중요하다.

TARGET AB-1타깃 파일 · 12장

오프셋 σ ≈ 2.1 mV, 3σ ≈ 6.2 mV > 사양 5 mV → M1~M4 면적 2배로 3σ ≈ 4.4 mV

AB-1 OTA의 M1~M4에 펠그롬 부정합(NMOS 5 mV·µm, 1 %·µm, PMOS 6 mV·µm, 1.2 %·µm)을 입혀 단위 이득 버퍼로 200회 몬테카를로를 돌리면 오프셋 σ ≈ 2.1 mV(시드에 따라 2.0~2.2), 3σ ≈ 6.2 mV로 사양 5 mV를 넘는다. 손 계산 제곱합 2.07 mV와 맞고, 기여는 입력 쌍 VTH(1.58 mV)가 약 58%, 미러 VTH(0.53 × 2.45 = 1.29 mV)가 약 39%, β 항이 나머지다. 가우시안이면 불량 약 1.6%다. M1~M4의 W와 L을 모두 √2배(면적 2배)로 키우면 σ ≈ 1.46 mV, 3σ ≈ 4.4 mV로 사양 안이고 불량 약 600 ppm이다. 엔진으로 이 크기의 개루프를 풀면 A0 74.6 dB, GBW 23.1 MHz, PM 64.4°다. 면적 4배는 σ ≈ 1.0 mV이지만 PM이 약 60°로 사양 경계에 닿는다. 입력 쌍은 2 × 2 공통 중심 + 더미로 그려 계통 오프셋을 무작위 오프셋보다 충분히 작게 한다.

이 장에서 정한 것M1·M2 = 14/1.4 µm, M3·M4 = 8.5/1.4 µm(면적 약 2배, W/L 유지). 입력 쌍 공통 중심(ABBA / BAAB) + 양 끝 더미, 같은 방향, 웰 가장자리에서 띄움. 입력 쌍 gm/ID ≈ 17, 미러 ≈ 9 유지.

아직 남은 문제고온 125 °C에서 A0가 약 67.5 dB로 떨어진다. 바이어스 전류 20 µA는 이상적 전류원으로 가정했다. 실제로는 이 전류를 온도와 공정에 무관하게 만들어 줄 기준이 칩 안에 있어야 한다.

다음 단계13장 밴드갭 기준 전압에서 온도에 무관한 1.2 V 기준을 만든다. 거기서도 PNP와 저항의 정합이 정확도를 정한다.

핵심 정리

똑같이 그린 두 소자도 도펀트 개수 요동, LER, 산화막 차이로 VTH와 β가 다르다. 칩마다 고정된 값이라 잡음과 달리 보정할 수 있지만, 칩 집단으로는 분포이고 수율을 정한다.
펠그롬 법칙 $\sigma(\Delta V_{TH}) = A_{VT}/\sqrt{WL}$. AB180 NMOS 5 mV·µm: 10 µm²에서 1.58 mV. 면적 4배 = σ 절반, 정밀도 1비트 = 면적 4배.
차동 쌍 오프셋 $V_{OS} \approx \Delta V_{TH,12} + (g_{m3}/g_{m1})\Delta V_{TH,34} + (I_D/g_{m1})(\Delta\beta/\beta)$. 독립 항은 제곱합.
미러는 높은 VOV(낮은 gm/ID)로 $\Delta I/I = 2\Delta V_{TH}/V_{OV}$를 줄이고, 입력 쌍은 높은 gm/ID로 미러 항과 β 항을 줄인다.
계통적 부정합(기울기, 가장자리, 방향, WPE)은 레이아웃으로 지운다. 공통 중심은 선형 기울기를 0으로 만들고, 더미는 끝 효과를 대신 받는다.
코너(TT·FF·SS·FS·SF)와 온도는 평균의 이동, 몬테카를로는 퍼짐이다. AB-1 OTA는 125 °C에서 A0가 사양 아래로 떨어진다.
불량률은 꼬리 넓이: $k$ = 사양/σ가 3이면 2700 ppm, 4면 63 ppm. 같은 블록 n개면 칩 수율은 $Y^n$.
해결책: 크게 그리기, 트리밍, 오토 제로, 초핑, 캘리브레이션. AB-1은 M1~M4 면적 2배로 3σ ≈ 4.4 mV.

확인 퀴즈

1. AB180 NMOS($A_{VT}$ = 5 mV·µm) 입력 쌍의 σ(ΔVTH)를 0.5 mV 이하로 하려면 각 소자의 게이트 면적 WL은 최소 얼마인가?

$\sqrt{WL} = A_{VT}/\sigma = 5/0.5 = 10$ µm → WL = 100 µm². 10 µm²(1.58 mV)에서 σ를 약 1/3로 줄이려면 면적이 약 10배다.

2. 전류 미러의 두 PMOS 사이 ΔVTH가 2 mV이다. 강반전에서 VOV를 0.1 V에서 0.25 V로 올리면 VTH에 의한 전류 오차는?

$\Delta I/I = 2\Delta V_{TH}/V_{OV}$: 2·2 mV/0.1 V = 4%, 2·2 mV/0.25 V = 1.6%. ΔVTH 자체는 면적이 정하지만, 그것이 전류 오차로 바뀌는 비율은 동작점이 정한다. 미러를 높은 VOV로 잡는 이유다.

3. 한 방향의 선형 기울기만 있는 웨이퍼에서 단위 소자 4개씩으로 A, B를 1열로 배치한다. 선형 기울기 오차가 0이 되는 배치는?

칸 위치를 1~8로 두면 ABBAABBA에서 A = {1, 4, 5, 8}, B = {2, 3, 6, 7}로 무게 중심이 둘 다 4.5다. ABABABAB는 A 4.0, B 5.0으로 한 칸 어긋나고, AABBAABB는 A 3.5, B 5.5로 두 칸 어긋난다.

4. 오프셋 σ가 2 mV인 비교기의 사양이 ±8 mV이다. 칩 하나에 이 비교기가 10개 있다면 칩 수율에 가장 가까운 것은? (4σ 밖 확률 ≈ 63 ppm)

$k$ = 8/2 = 4 → 블록 불량 약 63 ppm, 블록 수율 0.999937. 칩 수율 = 0.999937¹⁰ ≈ 0.99937, 약 99.94%(불량 약 630 ppm). 블록 수가 늘면 불량이 거의 비례해 는다.

5. 생산 시험에서 상온 오프셋을 트리밍한 정밀 증폭기가 현장에서 125 °C로 올라가자 오프셋이 다시 커졌다. 이 문제에 가장 알맞은 해법은?

트리밍은 시험할 때의 오프셋만 고정 값으로 뺀다. 온도·수명에 따른 표류는 남는다. 오토 제로와 초핑은 동작 중에 오프셋을 계속 다시 재거나 변조해 표류까지 지운다. 트림 비트를 늘려도 표류는 그대로다.