Chapter 03

소신호 모델과 gm/ID

증폭기가 다루는 신호는 바이어스 위에 얹힌 수 mV의 흔들림이다. 그 좁은 범위에서는 휘어진 MOSFET 곡선도 직선으로 보인다. 직선의 기울기가 상호 컨덕턴스 $g_m$이고, 출력 쪽 기울기가 $r_o$다. 이 두 숫자와 몇 개의 커패시턴스만 있으면 트랜지스터 하나를 선형 회로로 바꿔 손으로 풀 수 있다. 그리고 현대 아날로그 설계는 이 숫자들을 $g_m/I_D$ 하나의 손잡이로 고른다.

동작점에서 접선을 그어 $g_m$을 정의하고, "작은 신호"가 $V_{OV}$에 비해 얼마나 작아야 하는지 2차 고조파로 말한다.
하이브리드-π 소신호 등가 회로($g_m v_{gs}$, $r_o$, $g_{mb}v_{bs}$, $C_{gs}$, $C_{gd}$, $C_{db}$)를 그리고 손 계산값을 엔진과 비교한다.
고유 이득 $g_m r_o = 2/(\lambda V_{OV})$가 L과 $V_{OV}$로 어떻게 정해지는지 지도로 읽는다.
$g_m/I_D$가 약반전에서 $1/(nU_T) \approx 30\ \mathrm{V^{-1}}$, 강반전에서 $2/V_{OV}$로 가는 것과 그 사이에서 제곱 법칙이 틀리는 정도를 안다.
$f_T = g_m/2\pi(C_{gs}+C_{gd})$와 속도·효율·이득의 맞바꿈을 설명한다.
목표 $g_m$, $g_m/I_D$, L에서 설계표로 $I_D$와 W를 정하고 엔진으로 검증한다.

곡선을 직선으로: 동작점과 접선

앞 장(2장)에서 본 것처럼 NMOS 10/1 µm에 $V_{GS}$ = 0.65 V를 걸면 약 62 µA가 흐른다. 이 직류 상태를 동작점(Operating point, Bias point)이라 한다. 증폭기는 이 동작점 위에 작은 신호 $v_{gs}$를 얹고, 그만큼 흔들린 드레인 전류 $i_d$를 출력으로 쓴다. 전체 전압은 $V_{GS} + v_{gs}$, 전체 전류는 $I_D + i_d$로 나눠 적는다(대문자는 직류, 소문자는 신호).

곡선 $I_D(V_{GS})$는 휘어 있다. 그러나 동작점 근처의 좁은 구간만 보면 접선과 거의 겹친다. 그 접선의 기울기가 상호 컨덕턴스(Transconductance) $g_m$이다. 아래 곡선에서 동작점을 끌어 접선이 어떻게 기울어지는지 본다.

SIMULATOR

접선의 기울기가 gm이다

곡선 위 점을 좌우로 끈다

세로축 로그(약반전의 지수 꼴 보기)

VGS—

ID—

gm (엔진, 접선)—

2ID/VOV (손 계산)—

gm/ID—

해볼 것: ① 점을 0.65 V에 두고 gm ≈ 581 µS를 확인한다. 손 계산 2ID/VOV = 620 µS와 약 7% 다르다. ② 점을 0.9 V 쪽으로 끌면 gm은 커지지만 gm/ID는 줄어든다. ③ 로그 축을 켜고 VTH 아래로 내리면 곡선이 직선(지수)이 되고 손 계산이 크게 빗나간다. (NMOS W/L = 10/1 µm, VDS = 0.9 V 고정, AB180 제곱 법칙 + 약반전 연속 모델, 속도 포화·이동도 저하 없음)

접선 기울기는 바이어스에 따라 달라진다. 전류가 클수록 곡선이 가팔라 $g_m$이 크다. 강반전 제곱 법칙 $I_D = \tfrac12\mu_nC_{ox}\tfrac{W}{L}V_{OV}^2$을 미분하면 세 가지 꼴이 나온다.

$$g_m = \frac{\partial I_D}{\partial V_{GS}} = \mu_nC_{ox}\frac{W}{L}V_{OV} = \frac{2I_D}{V_{OV}} = \sqrt{2\mu_nC_{ox}\frac{W}{L}I_D}$$

$V_{OV} = V_{GS}-V_{TH}$ 과구동 전압(0.2 V), $\mu_nC_{ox}$ = 280 µA/V², W/L = 10, $I_D$ ≈ 62 µA → $g_m$ ≈ 620 µS(손 계산), 엔진 581 µS

셋 중 설계에 가장 쓸모 있는 것은 $2I_D/V_{OV}$다. 전류를 정하면 $g_m$이 정해지고, 같은 전류에서 $V_{OV}$를 작게 잡을수록 $g_m$이 크다. 손 계산과 엔진 사이의 7% 차이는 0.2 V가 아직 완전한 강반전이 아니어서 생긴다. 이 차이는 4절에서 다시 본다.

"작은" 신호는 얼마나 작아야 하나

접선은 근사다. 신호가 커지면 곡선의 휘어짐이 드러나 출력 전류가 일그러진다. 제곱 법칙에 $v_{gs} = V_m\sin\omega t$를 넣으면 $i_d$에 $2\omega$ 성분이 생긴다. 기본파에 대한 2차 고조파의 비는 아래와 같다.

$$\mathrm{HD2} = \frac{V_m}{4V_{OV}}\quad(\text{강반전}),\qquad \mathrm{HD2} = \frac{V_m}{4nU_T}\quad(\text{약반전})$$

$V_m$ 입력 진폭, $V_{OV}$ = 0.2 V면 HD2 1%(−40 dB)에 $V_m$ ≈ 8 mV. 약반전은 $nU_T$ ≈ 34 mV라 같은 1%에 약 1.3 mV

아래에서 바이어스와 진폭을 바꿔 오실로스코프의 일그러짐과 스펙트럼의 고조파 막대를 함께 본다.

SIMULATOR

진폭을 키우면 직선 근사가 깨진다

바이어스 VGS 입력 진폭 Vm

VOV—

Vm / VOV—

HD2 (엔진 FFT)—

HD2 (손 계산)—

THD—

해볼 것: ① 0.65 V, 8 mV에서 HD2 ≈ −40 dB(1%)를 확인한다. ② 진폭을 200 mV로 키우면 아래 반주기가 납작해지고(차단) 3차 이상 고조파도 솟는다. ③ 바이어스를 0.45 V(약반전)로 내리면 같은 진폭에서도 HD2가 훨씬 나쁘다. VOV가 작을수록 "작은 신호"의 범위가 좁다. (NMOS 10/1 µm, 드레인 0.9 V 고정, 입력 1 MHz 사인, 256점 일관 표본화 FFT, 엔진 AN.mos)

같은 1% 왜곡을 허용하면 강반전 소자($V_{OV}$ 0.2 V)는 약 8 mV, 약반전 소자는 약 1.3 mV까지 받는다. 이득이 큰 증폭기의 입력은 대개 수 mV 이하이므로 소신호 근사가 잘 맞는다. 큰 신호가 걸리는 출력단은 따로 큰 신호 해석이 필요하다.

선형화는 "바이어스는 큰 신호, 신호는 작은 신호"로 나눠 푸는 방법이다. 먼저 직류 동작점을 비선형 모델로 풀고, 그 점에서 $g_m$, $r_o$, 커패시턴스를 뽑아 선형 회로를 만든다. 브라우저 SPICE의 op() 다음 ac()가 정확히 이 순서다.

소신호 등가 회로

동작점에서 MOSFET은 세 가지 선형 요소로 바뀐다. 게이트 전압이 드레인 전류를 만드는 $g_m v_{gs}$ 전류원, 드레인 전압이 전류를 조금 바꾸는 출력 저항 $r_o$, 바디(기판) 전압이 문턱을 흔드는 $g_{mb}v_{bs}$ 전류원이다. 여기에 고주파에서 보이는 커패시턴스를 붙이면 하이브리드-π 모델(Hybrid-π model)이 된다.

큰 신호와 작은 신호의 분리. 먼저 직류 동작점을 비선형 모델로 풀고, 그 점의 기울기로 선형 회로를 만든다. 소신호 회로에서 직류 전압원은 단락, 직류 전류원은 개방으로 바꾼다.

출력 저항은 채널 길이 변조에서 온다. 드레인 전압이 오르면 핀치오프 점이 소스 쪽으로 다가와 유효 채널이 짧아지고 전류가 조금 는다. 그 기울기를 $\lambda$로 적는다.

$$r_o = \frac{\partial V_{DS}}{\partial I_D} \approx \frac{1}{\lambda I_D},\qquad \lambda = \frac{\lambda L}{L}$$

AB180 NMOS $\lambda L$ = 0.08 µm/V → L = 1 µm에서 $\lambda$ = 0.08 V⁻¹. $I_D$ = 62 µA면 $r_o$ ≈ 200 kΩ(손 계산), 엔진은 $(1+\lambda V_{DS})$ 인자까지 넣어 216 kΩ

소스와 바디가 같은 전위가 아니면 바디도 작은 게이트처럼 동작한다(바디 효과(Body effect)). 그 상호 컨덕턴스가 $g_{mb}$다.

$$g_{mb} = \eta\, g_m,\qquad \eta = \frac{\gamma}{2\sqrt{2\phi_F + V_{SB}}}$$

$\gamma$ = 0.45 √V, $2\phi_F$ = 0.8 V → $V_{SB}$ = 0에서 $\eta$ ≈ 0.25, 0.5 V에서 약 0.20. 대개 $g_{mb} \approx (0.1\sim0.3)\,g_m$

아래 시뮬레이터는 동작점 값이 실시간으로 들어간 하이브리드-π 회로다. 소자를 누르면 설명이 뜨고, 아래 표에 손 계산과 엔진 값을 나란히 적는다. PMOS로 바꾸면 같은 크기에서 $g_m$이 얼마나 작은지도 본다.

SIMULATOR

살아 있는 하이브리드-π 모델

소자를 누르면 설명

|VGS| |VDS| |VSB|

회로의 소자(Cgs, Cgd, gm 전류원, gmb 전류원, ro, Cdb)를 누르면 그 값이 어디서 오는지 보여 준다.

양	손 계산	엔진	차이

해볼 것: ① NMOS 0.65 V에서 gm 581 µS, ro 216 kΩ, gm·ro ≈ 125를 확인한다. ② |VDS|를 0.1 V로 내리면 선형 영역으로 빠져 ro가 수 kΩ로 무너지고 gm도 준다(표의 손 계산은 포화 가정이라 틀린다). ③ |VSB|를 0.5 V로 올리면 문턱이 오르고 gmb/gm이 0.25에서 0.20으로 준다. ④ PMOS로 바꾸면 같은 W/L·VGS에서 전류와 gm이 약 1/5이다. (W/L = 10/1 µm, 손 계산은 강반전 제곱 법칙, 엔진 AN.mos, 기생 C는 동작점 고정값, Cdb는 바디가 교류 접지라고 본다)

표를 보면 손 계산이 맞는 범위가 보인다. 포화·강반전에서는 수 % 안이고, 중간 반전이나 선형 영역에서는 크게 빗나간다. PMOS도 같은 회로로 그린다. 정공 이동도가 낮아 AB180의 $\mu_pC_{ox}$는 70 µA/V²로 NMOS의 1/4이므로, 같은 $g_m$을 얻으려면 W를 약 4배로 키우거나 전류를 더 써야 한다.

소신호 모델에서 PMOS도 NMOS와 같은 그림이다. 전압 기호만 $v_{sg}$, $v_{sd}$로 바뀌고 $g_m v_{sg}$ 전류원의 방향이 반대로 그려진다. 크기로 계산하면 식은 같다. 엔진 AN.mos도 PMOS를 크기($V_{SG}$, $V_{SD}$)로 받는다.

고유 이득 gm·ro

트랜지스터 하나가 낼 수 있는 최대 전압 이득은 얼마일까. 드레인에 이상적인 전류원 부하(저항 무한대)를 달면 출력 저항은 $r_o$ 하나만 남고 이득은 $g_m r_o$가 된다. 이를 고유 이득(Intrinsic gain)이라 한다. 어떤 단일단 증폭기도 이 값을 넘기 어렵다.

$$A_{intr} = g_m r_o = \frac{2I_D}{V_{OV}}\cdot\frac{1}{\lambda I_D} = \frac{2}{\lambda V_{OV}} = \frac{2L}{(\lambda L)\,V_{OV}}$$

전류 $I_D$는 지워진다. L = 1 µm($\lambda$ = 0.08 V⁻¹), $V_{OV}$ = 0.2 V → 125(42 dB). L = 0.18 µm면 $\lambda$ ≈ 0.44 V⁻¹로 약 29(29 dB)

고유 이득은 전류와 무관하고 L과 $V_{OV}$만으로 정해진다. L을 키우면 $\lambda$가 줄어 비례해서 커지고, $V_{OV}$를 줄이면(즉 $g_m/I_D$를 키우면) 커진다. 아래 지도에서 점을 끌어 본다.

SIMULATOR

고유 이득 지도: L과 VOV

점을 끈다 · 호버하면 값

엔진 등고선손 계산 2/(λVOV)

L—

VOV—

gm/ID—

gm·ro (엔진)—

2/(λVOV) (손)—

해볼 것: ① 점을 L 1 µm, VOV 0.2 V(10/1 µm, VGS 0.65 V)에 두고 약 125(42 dB)를 확인한다. ② L을 0.18 µm로 내리면 약 29로 떨어진다. 아날로그가 최소 L을 피하는 이유다. ③ VOV를 0.05 V 아래로 내리면 손 계산은 끝없이 커지지만 엔진은 약반전에서 (gm/ID)max/λ 근처로 포화한다. (NMOS, VDS 0.9 V, λ = 0.08 µm/L, 단채널 효과·DIBL 없음)

등고선은 거의 오른쪽 위로 기울어진 직선이다. 같은 이득을 원하면 L을 키우거나 $V_{OV}$를 줄이면 된다. 다만 둘 다 대가가 있다. L을 키우면 커패시턴스가 늘어 느려지고, $V_{OV}$를 줄이면 같은 전류에 W가 커진다. 다음 두 절이 이 대가를 숫자로 보여 준다.

실제 단채널 소자는 이보다 나쁘다. AB180 모델은 $\lambda \propto 1/L$만 넣었다. 실제 180 nm 이하 공정에서는 DIBL과 속도 포화 때문에 최소 L 근처의 고유 이득이 10~20배 수준까지 떨어지기도 한다. 그래서 아날로그 소자는 L을 최소의 3~5배(0.5~1 µm)로 잡는다.

gm/ID: 전류 한 단위로 얻는 gm

$g_m/I_D$는 전류 1 A당 얻는 상호 컨덕턴스다. 단위는 V⁻¹이고 전류 효율(Transconductance efficiency)이라고도 한다. 저전력 설계에서 전류는 곧 전력이므로 이 숫자가 클수록 같은 $g_m$을 싸게 산다. 강반전 제곱 법칙에서는 $2/V_{OV}$다. 그러나 $V_{OV}$를 0으로 보낸다고 무한대가 되지는 않는다. 약반전에서 전류는 지수로 바뀌고, 지수 함수의 $g_m/I_D$는 상수다.

$$\frac{g_m}{I_D} = \begin{cases}\dfrac{2}{V_{OV}} & \text{강반전}\\[8pt] \dfrac{1}{nU_T} & \text{약반전}\end{cases}$$

$U_T = kT/q$ ≈ 25.9 mV(300 K), 기울기 계수 $n$ = 1.3 → $1/(nU_T)$ ≈ 29.7 V⁻¹. 둘이 만나는 $V_{OV} = 2nU_T$ ≈ 67 mV 근처가 중간 반전

어느 영역에 있는지는 반전 계수(Inversion coefficient, IC)로 말한다. 대략 IC < 0.1이면 약반전, 0.1~10이면 중간 반전, 10 이상이면 강반전이다. 아래에서 점을 끌어 세 영역의 $g_m/I_D$와 제곱 법칙의 오차를 본다.

SIMULATOR

gm/ID는 30을 넘지 못한다

점을 좌우로 끈다

엔진제곱 법칙 2/VOV약반전 한계 1/(nUT)

VOV—

반전 계수 IC—

gm/ID (엔진)—

2/VOV (손)—

제곱 법칙 ID 오차—

해볼 것: ① VOV 0.3 V(강반전)에서 손 계산과 엔진이 1% 안으로 맞는다. ② 0.1 V(중간 반전)로 끌면 제곱 법칙이 전류를 약 23% 적게, gm/ID를 약 40% 많게 잡는다. ③ VTH 아래로 내리면 엔진은 29.7에서 멈추고 2/VOV는 발산한다(음수 VOV에서는 의미가 없다). (NMOS 10/1 µm, VDS 0.9 V, n = 1.3, 300 K)

중간 반전은 손 계산이 가장 서툰 곳이면서 저전력 아날로그가 가장 자주 쓰는 곳이다. AB-1의 입력 쌍이 $g_m/I_D$ ≈ 17, 즉 $V_{OV}$ ≈ 0.06 V에 있다. 제곱 법칙으로 W를 정하면 전류가 수십 % 어긋난다. 그래서 식 대신 표(엔진이나 SPICE로 미리 뽑은 곡선)를 읽는 gm/ID 설계법이 나왔다.

VOV (V)	IC	gm/ID 엔진	2/VOV	제곱 법칙 ID 오차
0.05	≈ 1.2	17.8	40	−57%
0.10	2.9	14.4	20	−23%
0.20	9.2	9.4	10	−3.3%
0.30	≈ 19	6.6	6.7	−0.5%

기생 커패시턴스와 fT

소신호 모델의 마지막 조각은 커패시턴스다. 게이트는 얇은 산화막 위의 판이라 채널과 큰 커패시터를 이룬다. 포화에서 채널은 소스 쪽에 붙어 있으므로 이 커패시턴스는 대부분 $C_{gs}$로 보인다. 드레인 쪽에는 게이트가 겹친 부분(겹침 커패시턴스)만 남아 $C_{gd}$가 작다. 드레인·소스 확산층과 기판 사이 접합은 $C_{db}$, $C_{sb}$가 된다.

포화 NMOS의 기생 커패시턴스. 채널 전하는 소스와 이어져 있어 게이트–채널 커패시턴스의 약 2/3가 $C_{gs}$로 보인다. 드레인 쪽은 겹침만 남는다. 10/1 µm 소자에서 $C_{gs}$ ≈ 54 fF, $C_{gd}$ ≈ 3 fF, $C_{db}$ ≈ 10 fF.

트랜지스터가 얼마나 빠른지는 전이 주파수(Transition frequency) $f_T$로 잰다. 드레인을 교류 접지하고 게이트에 전류를 넣었을 때 전류 이득 $|i_d/i_g|$가 1이 되는 주파수다.

$$f_T = \frac{g_m}{2\pi(C_{gs}+C_{gd})} \approx \frac{3\mu_n V_{OV}}{4\pi L^2}$$

$\mu_n = \mu_nC_{ox}/C_{ox}$ ≈ 0.033 m²/V·s. 10/1 µm, $V_{OV}$ 0.2 V → 손 계산 약 1.6 GHz, 엔진 1.62 GHz. L을 0.18 µm로 줄이면 약 30배

$f_T$는 W와 무관하다. W를 키우면 $g_m$과 커패시턴스가 같이 커지기 때문이다. 강반전·채널 커패시턴스 지배 근사에서는 L²와 $g_m/I_D$에 반비례하고 $V_{OV}$에는 비례한다. 약반전이나 겹침 커패시턴스가 큰 영역에서는 이 단순 비례가 달라진다. 효율($g_m/I_D$ 큼)과 속도($f_T$ 큼)가 서로 반대 방향이다.

SIMULATOR

효율을 올리면 느려진다: fT vs gm/ID

커서를 좌우로 끈다

채널 길이 L

gm/ID—

VOV—

fT (엔진)—

3µVOV/4πL² (손)—

Cgs / Cgd (W 10 µm)—

해볼 것: ① L 1 µm, gm/ID 9.4에서 fT ≈ 1.6 GHz를 확인한다. ② 커서를 25로 밀면 fT가 수백 MHz 아래로 떨어진다(약반전은 느리다). ③ L을 0.18 µm로 바꾸면 같은 gm/ID에서 fT가 약 30배다. 대신 이득은 앞 절 지도처럼 줄어든다. (NMOS, VDS 0.9 V, 커패시턴스는 동작점 값, 막대는 W = 10 µm 기준, 손 계산은 Cgs = ⅔WLCox만 넣은 강반전 근사)

막대를 보면 L이 길 때 $C_{gs}$가 압도하고, L이 짧을 때는 겹침·접합 커패시턴스가 상대적으로 커진다. 약반전으로 갈수록 채널 전하가 줄어 $C_{gs}$가 조금 작아지지만 $g_m$은 그보다 빨리 줄어 $f_T$가 떨어진다. 회로의 대역폭은 $f_T$의 몇 분의 일 정도가 상한이므로, 원하는 대역의 약 10배 이상이 되도록 $g_m/I_D$와 L을 고른다.

gm/ID 설계법

지금까지 본 숫자들, 즉 고유 이득, $f_T$, 전류 밀도 $I_D/W$는 모두 $g_m/I_D$와 L 두 개로 거의 정해진다. W는 전류를 키우는 배율일 뿐이다. 이것이 gm/ID 설계법(gm/ID methodology, Jespers & Murmann)의 출발점이다. 공정마다 한 번 $g_m/I_D$에 대한 곡선(설계표)을 뽑아 두면, 손 계산의 근사 없이 모든 반전 영역에서 사이징할 수 있다.

회로 요구(대역폭, 잡음)에서 필요한 $g_m$을 정한다.
속도·효율·스윙을 보고 $g_m/I_D$를 고른다. → $I_D = g_m/(g_m/I_D)$
이득을 보고 L을 고른다(고유 이득 표).
그 $g_m/I_D$, L의 전류 밀도 $J_D = I_D/W$를 표에서 읽는다. → $W = I_D/J_D$

SIMULATOR

AB180 NMOS 설계표

호버하면 값

gm/ID (커서)—

L = 1 µm 값—

VOV—

해볼 것: ① ID/W 탭에서 gm/ID 10과 20의 전류 밀도 차이가 약 10배인 것을 본다(같은 전류면 W가 10배). ② gm·ro 탭: 같은 gm/ID에서 L을 두 배로 하면 이득도 두 배다. ③ fT·gm/ID 탭에서 최댓값이 중간 반전(gm/ID 약 8~15)에 있는 것을 본다. 속도와 효율의 곱이 가장 좋은 곳이다. (AN.gmidLookup, VDS 0.9 V, 300 K)

표를 읽는 법은 간단하다. 가로축은 늘 $g_m/I_D$이고 곡선 하나가 L 하나다. $J_D$는 L에 거의 반비례하므로 L을 키우면 같은 전류에 W도 비례해서 커진다. $f_T \cdot g_m/I_D$의 봉우리는 "적당히 빠르고 적당히 효율적인" 중간 반전 영역을 가리킨다. 고속 회로는 봉우리 왼쪽(강반전), 저전력 회로는 오른쪽(약반전)을 쓴다.

속도, 효율, 이득의 삼각형

세 목표를 꼭짓점에 둔 삼각형으로 맞바꿈을 그려 보면, 한 꼭짓점으로 가까이 갈수록 나머지 둘이 나빠진다. 점을 끌어 $g_m/I_D$와 L의 조합이 어떻게 정해지는지 본다.

SIMULATOR

설계 공간 삼각형

삼각형 안의 점을 끈다

gm/ID—

L—

fT—

gm·ro—

gm 100 µS에 드는 ID—

해볼 것: ① 점을 "효율" 꼭짓점으로 끌면 전류는 최소지만 fT가 수십 MHz로 떨어진다. ② "속도"로 끌면 fT 수십 GHz지만 gm·ro는 10 남짓이고 전류가 크다. ③ AB-1 표식(입력 쌍, 전류원, 2단)이 삼각형 어디에 있는지 본다. (NMOS, 효율 축 → gm/ID 4~28, 이득·속도 비율 → L 0.18~2 µm 로그 보간, 값은 AN.gmidLookup)

AB-1의 소자들은 꼭짓점이 아니라 안쪽에 있다. 입력 쌍은 잡음과 $g_m$ 효율 때문에 효율 쪽으로, 전류원은 정합과 출력 스윙 때문에 가운데 쪽으로, 2단은 큰 $g_m$과 속도 때문에 L을 줄여 속도 쪽으로 치우친다. 이 선택의 이유는 뒤 장들에서 하나씩 나온다.

사이징 계산기

마지막으로 네 단계를 한 번에 해 본다. 목표 $g_m$, $g_m/I_D$, L을 넣으면 설계표에서 $I_D$와 W, $V_{GS}$를 얻고, 그 소자를 브라우저 SPICE(AN.circuit)에 넣어 실제 $g_m$이 목표와 맞는지 검증한다.

SIMULATOR

gm/ID 사이징 계산기

목표 gm gm/ID L

ID = gm/(gm/ID)—

JD (표)—

W = ID/JD—

|VGS|—

fT / gm·ro—

gm 검증 (AN.circuit)—

해볼 것: ① 기본값(170 µS, gm/ID 17, L 1 µm)이 AB-1 입력 쌍 한쪽이다. ID ≈ 10 µA, W ≈ 9.5 µm. ② gm/ID를 26으로 밀면 전류는 줄지만 W가 수백 µm로 커지고 fT가 무너진다. ③ gm/ID 4, L 0.18 µm로 밀면 W가 Wmin(0.22 µm) 근처로 작아지고 전류가 크다. ④ PMOS로 바꾸면 같은 조건에 W가 약 4배다. (VDS = 0.9 V 고정, 바디는 소스에 연결, 설계표 AN.gmidLookup, 검증은 AN.circuit op)

검증 칸의 오차가 0.1% 안인 것은 설계표와 회로 시뮬레이터가 같은 모델을 쓰기 때문이다. 실제 설계에서도 PDK 모델로 뽑은 표와 SPICE가 같은 모델을 쓰므로 결과가 맞는다. 손 계산(제곱 법칙)으로 같은 일을 하면 중간 반전에서 W가 수십 % 어긋나고, 그 차이를 SPICE에서 반복 수정으로 메워야 한다.

gm/ID가 잘 통하는 이유 전류 밀도 $J_D$, $f_T$, 고유 이득은 W에 무관한 "정규화된" 양이다. 그래서 W 하나를 뺀 두 변수($g_m/I_D$, L)의 표로 모든 크기의 소자를 설명할 수 있다. 공정이 바뀌어도 표만 다시 뽑으면 같은 절차가 그대로 쓰인다. 자세한 방법론은 Jespers & Murmann Systematic Design of Analog CMOS Circuits에 있다.

AB-1: 한 단으로는 70 dB가 안 된다

AB-1 OTA 사양은 DC 이득 70 dB(약 3,200배)다. 이 장의 숫자로 몇 단이 필요한지 따져 본다. L = 1 µm, $g_m/I_D$ ≈ 9.4에서 고유 이득은 약 125(42 dB)다. 능동 부하 단은 출력에 두 소자의 $r_o$가 병렬로 걸리므로 실제 이득은 대략 고유 이득의 절반 안팎이다. $g_m/I_D$를 키우고 L을 늘려도 한 단은 40 dB 남짓에서 크게 벗어나지 못한다. 최소 L(0.18 µm)이라면 고유 이득부터 29 dB다.

TARGET AB-1타깃 파일 · 3장

고유 이득 125(42 dB) @ L 1 µm → 70 dB에는 2단이 필요하다

엔진(AN.mos, AN.gmidLookup)으로 AB180 NMOS를 재면 L = 1 µm, $g_m/I_D$ ≈ 9.4($V_{GS}$ 0.65 V)에서 $g_m r_o$ ≈ 125, $f_T$ ≈ 1.6 GHz다. L = 0.18 µm에서는 같은 $g_m/I_D$에서 $g_m r_o$ ≈ 29다. 한 단 이득이 40 dB 안팎이면 70 dB에는 두 단을 곱해야 한다. 입력 쌍은 $g_m/I_D$ ≈ 17(중간 반전)로 잡으면 10 µA로 $g_m$ ≈ 170 µS를 얻고 W ≈ 9.5 µm(L 1 µm, $J_D$ ≈ 1.06 µA/µm, $f_T$ ≈ 0.7 GHz)가 된다. 전류원은 $g_m/I_D$ ≈ 10($V_{OV}$ ≈ 0.18 V)으로 잡는다.

이 장에서 정한 것L은 0.5~1 µm. 입력 쌍 gm/ID ≈ 15~20(잡음과 gm 효율), 전류원 gm/ID ≈ 10(정합과 출력 스윙). 이득 70 dB는 2단 구조로.

아직 남은 문제실제 단 하나의 이득은 부하가 정한다. 저항 부하로는 얼마나 나오는가? 능동 부하·캐스코드는 왜 필요한가?

다음 단계4장 단일단 증폭기에서 공통 소스 증폭기를 만들어 부하에 따른 이득을 잰다.

핵심 정리

소신호 해석은 직류 동작점을 비선형 모델로 풀고, 그 점의 기울기($g_m$, $r_o$, $g_{mb}$)와 커패시턴스로 선형 회로를 만드는 방법이다.
$g_m = 2I_D/V_{OV}$, $r_o = 1/(\lambda I_D)$. 10/1 µm, 62 µA에서 $g_m$ ≈ 581 µS, $r_o$ ≈ 216 kΩ.
소신호 근사의 한계는 HD2 ≈ $V_m/(4V_{OV})$로 잰다. $V_{OV}$ 0.2 V면 1% 왜곡에 약 8 mV, 약반전이면 약 1.3 mV.
$g_{mb} \approx (0.1\sim0.3)\,g_m$. PMOS는 같은 그림이고 AB180에서 $\mu_pC_{ox}$가 NMOS의 1/4이다.
고유 이득 $g_m r_o = 2/(\lambda V_{OV})$은 전류와 무관하고 L에 비례한다. L 1 µm에서 약 125(42 dB), 0.18 µm에서 약 29.
$g_m/I_D$는 강반전 $2/V_{OV}$에서 약반전 한계 $1/(nU_T)$ ≈ 30 V⁻¹까지 간다. 중간 반전에서 제곱 법칙은 전류를 수십 % 틀린다.
$f_T = g_m/2\pi(C_{gs}+C_{gd})$는 W와 무관하고 $V_{OV}/L^2$에 비례한다. 효율과 속도는 맞바뀐다.
gm/ID 설계법: $g_m$ → $g_m/I_D$ → $I_D$, L → $J_D$ → W. 표와 시뮬레이터가 같은 모델이면 한 번에 맞는다.

확인 퀴즈

1. NMOS(L = 1 µm, $\lambda$ = 0.08 V⁻¹)가 $I_D$ = 100 µA, $V_{OV}$ = 0.25 V로 포화에 있다. 제곱 법칙으로 계산한 고유 이득 $g_m r_o$는?

$g_m = 2I_D/V_{OV}$ = 800 µS, $r_o = 1/(\lambda I_D)$ = 125 kΩ → $g_m r_o$ = 100(40 dB). 바로 $2/(\lambda V_{OV}) = 2/(0.08 \times 0.25) = 100$으로도 나온다. 전류는 지워진다.

2. 같은 $V_{OV}$에서 채널 길이 L을 0.5 µm에서 1 µm로 두 배 늘렸다(W/L은 유지). 고유 이득과 $f_T$는 대략 어떻게 되나?

$\lambda \propto 1/L$이므로 $g_m r_o = 2/(\lambda V_{OV}) \propto L$로 2배다. $f_T \approx 3\mu V_{OV}/(4\pi L^2)$은 $L^2$에 반비례해 1/4이 된다. 이득과 속도의 맞바꿈이다.

3. $V_{GS}$를 문턱 아래로 아무리 내려도 $g_m/I_D$가 약 30 V⁻¹을 넘지 못하는 이유는?

지수 함수는 미분해도 자기 자신에 비례하므로 $g_m/I_D$가 상수 $1/(nU_T)$ ≈ 1/(1.3 × 25.9 mV) ≈ 29.7 V⁻¹이 된다. 제곱 법칙의 $2/V_{OV}$는 이 영역에서 쓸 수 없다.

4. AB180 NMOS(L = 1 µm)로 $g_m$ = 200 µS를 $g_m/I_D$ = 20에서 얻고 싶다. 설계표의 전류 밀도는 $J_D$ ≈ 0.50 µA/µm다. $I_D$와 W는?

$I_D = g_m/(g_m/I_D)$ = 200 µS / 20 = 10 µA. $W = I_D/J_D$ = 10 µA / 0.50 µA/µm ≈ 20 µm. 위 사이징 계산기에 200 µS, 20, 1 µm를 넣어 확인할 수 있다.

5. $V_{OV}$ = 0.2 V로 바이어스된 강반전 공통 소스 단에서 2차 고조파 왜곡 HD2를 1% 이하로 지키려면 입력 진폭은 대략 얼마 이하여야 하나?

HD2 ≈ $V_m/(4V_{OV})$ = 0.01 → $V_m$ = 0.04 × 0.2 V = 8 mV. $V_{OV}$가 클수록 선형 범위가 넓어지지만 $g_m/I_D$는 줄어든다.