Chapter 02

MOSFET: 아날로그의 원재료

디지털 설계자에게 MOSFET은 켜고 끄는 스위치다. 아날로그 설계자에게 MOSFET은 게이트 전압 하나로 전류의 크기를 정하는 전압 제어 전류원이다. 드레인 전압이 조금 흔들려도 전류가 거의 그대로라는 성질이 증폭기, 전류 미러, 차동 쌍, 그리고 이 책의 모든 블록을 떠받친다. 이 장은 반전층이 생기는 모습에서 출발해 전류–전압 곡선 세 가지(ID–VGS, ID–VDS, 영역 지도)를 손으로 끌며 읽고, 채널 길이 변조와 바디 효과 같은 2차 효과를 거쳐, 원하는 전류를 내는 트랜지스터의 크기를 직접 정한다.

구조와 반전층

NMOS 트랜지스터는 p형 기판 위에 n+ 영역 두 개(소스와 드레인)를 심고, 그 사이 기판 위에 얇은 산화막과 게이트 전극을 얹은 구조다. 단자는 넷이다. 게이트(G), 소스(S), 드레인(D), 그리고 기판인 바디(B). 소스와 드레인 사이의 거리가 채널 길이(Channel length) \(L\), 지면 안쪽으로 뻗은 폭이 채널 폭(Channel width) \(W\)이다. 소자의 이름표 "10/1"은 \(W/L = 10\,\mu m / 1\,\mu m\)를 뜻한다.

p형 기판(바디) n+ n+ 게이트(폴리실리콘) 산화막 약 4 nm 채널 길이 L S 소스 G 게이트 D 드레인 B 바디 폭 W는 지면 안쪽 G D S B 4단자 NMOS 기호
그림 2-1. NMOS의 단면과 기호. 소스와 드레인은 구조상 대칭이다. 전압이 더 낮은 쪽(NMOS)을 소스라 부른다. 기호의 화살표는 소스에서 전류가 나가는 방향을 가리킨다. 바디 단자는 보통 가장 낮은 전원(접지)에 묶는다.

게이트 전압 \(V_{GS}\)를 0에서 올리면 게이트 밑 기판의 정공이 밀려나 음전하(억셉터 이온)만 남은 공핍층(Depletion region)이 생긴다. 더 올려 문턱 전압(Threshold voltage) \(V_{TH}\)(AB180 NMOS 0.45 V)을 넘으면 산화막 바로 밑에 전자가 모여 얇은 n형 층, 곧 반전층(Inversion layer)이 생긴다. 이 반전층이 소스와 드레인을 잇는 채널이다. 채널의 전자 수는 게이트가 문턱을 넘은 만큼, 즉 과구동 전압(Overdrive voltage) \(V_{ov} = V_{GS} - V_{TH}\)에 비례한다.

이제 드레인에 전압 \(V_{DS}\)를 걸면 전자가 소스에서 드레인으로 흐른다. 그런데 채널 위치마다 게이트와 채널 사이의 전압이 다르다. 드레인 쪽은 채널 전위가 \(V_{DS}\)만큼 높으니 게이트가 끌어당기는 힘이 약하고, 채널이 얇아진다. \(V_{DS}\)가 \(V_{ov}\)에 이르면 드레인 끝의 반전층이 사라진다. 이것이 핀치오프(Pinch-off)다. 아래 단면에서 두 전압을 바꿔 보자. 점 하나는 전자 한 무리이고, 점이 움직이는 속도가 곧 그 위치의 전자 속도다.

SIMULATOR

게이트가 채널을 만들고, 드레인이 채널을 기울인다

ID (10/1 µm)—
영역—
Vov = VGS − VTH—
드레인 끝 / 소스 끝 전하—
해볼 것: ① VDS를 0.1 V에 두고 VGS를 0에서 올린다. 0.45 V 근처까지는 공핍층만 깊어지고 전자가 거의 없다가, 그 위에서 반전층이 두꺼워진다. ② VGS 0.9 V에서 VDS를 올린다. 드레인 쪽 채널이 얇아지다 VDS ≈ Vov에서 끊기고(핀치오프), 끊긴 구간에서는 전자가 빠르게 뛴다. ③ 핀치오프 뒤로는 VDS를 더 올려도 ID가 거의 늘지 않는다. (채널 전하는 점진 채널 근사 \(Q(x)^2\)를 직선으로 이었고, 전류는 AN.mos로 계산했다. 전자 속도 = 전류 ÷ 그 자리 전하.)

반전층이 두꺼울수록 같은 전류를 느린 전자로 나를 수 있다. 핀치오프 뒤에는 채널 끝에서 드레인까지 짧은 공핍 구간이 생기고, 전자는 그 구간을 강한 전계에 실려 건넌다. 전류를 정하는 것은 이미 소스 쪽 채널이 공급하는 전자의 양이므로 \(V_{DS}\)를 더 올려도 전류는 거의 그대로다. 소자 물리를 더 깊이 보려면 TCADBook의 MOSFET 장을, 이 구조를 실제로 만드는 공정은 ProcessBook을 참고한다.

이 책의 모든 수치는 가상의 교육용 공정 AB180(AN.PROC)에서 나온다. 180 nm CMOS, 코어 전원 1.8 V이며, 값은 교과서의 대표값 수준으로 맞췄다. 실제 파운드리의 수치가 아니다.

파라미터기호NMOSPMOS뜻
문턱 전압\(V_{TH0}\)0.45 V0.48 V(크기)VSB = 0, 300 K
공정 상수\(\mu C_{ox}\)280 µA/V²70 µA/V²이동도 × 산화막 커패시턴스
채널 길이 변조\(\lambda\cdot L\)0.08 µm/V0.10 µm/VL = 1 µm에서 λ = 0.08 V⁻¹
바디 효과 계수\(\gamma\)0.45 √V0.40 √V\(2\phi_F = 0.8\) V
약반전 기울기 계수\(n\)1.31.35약 78 mV/dec
문턱 온도 계수\(dV_{TH}/dT\)−1.0 mV/K−1.2 mV/K이동도는 \(T^{-1.5}\)
산화막 커패시턴스\(C_{ox}\)8.5 fF/µm²산화막 약 4 nm
최소 크기\(L_{min}, W_{min}\)0.18 µm, 0.22 µm아날로그는 L을 더 길게 쓴다

스위치가 아니라 전압 제어 전류원

디지털 인버터에서 MOSFET은 게이트가 0 V면 꺼지고 1.8 V면 켜진다. 켜진 상태의 MOSFET은 작은 저항처럼 보인다. 그런데 게이트를 문턱 조금 위(예: 0.65 V)에 두고 드레인을 충분히 높이면 전혀 다른 물건이 된다. 드레인 전압이 얼마든 전류가 거의 같다. 이 성질을 가진 이상적인 소자가 전류원(Current source)이고, 그 전류의 크기를 게이트 전압이 정하므로 MOSFET은 전압 제어 전류원(Voltage-controlled current source)이다.

아래는 가장 단순한 증폭기, 드레인에 저항 \(R_D\)를 단 공통 소스 회로를 브라우저 SPICE(AN.circuit)로 푼 것이다. 오른쪽 그래프에서 부하선을 끌어 \(R_D\)를 바꿔 보자. 저항이 두 배가 되어도 전류가 그대로라면 트랜지스터가 전류원 노릇을 하는 중이다.

SIMULATOR

저항을 두 배로 바꿔도 전류는 그대로인가

그래프를 끌어 부하선을 바꾸고, 트랜지스터를 누른다

트랜지스터 M1을 눌러 보자

동작점의 gm, ro, 영역이 여기에 나온다.

ID—
VDS (드레인 마디)—
영역—
RD를 2배로 하면 ID—
해볼 것: ① VGS 0.65 V, RD 15 kΩ에서 "RD를 2배로 하면"이 몇 % 바뀌는지 읽는다. ② 부하선을 눕혀(RD를 키워) 동작점이 곡선의 무릎을 넘어 왼쪽으로 가게 한다. 그 순간 전류가 저항을 따라 줄기 시작한다(선형 영역, 트랜지스터는 이제 저항이다). ③ VGS를 1 V로 올리면 같은 RD에서도 훨씬 일찍 선형으로 빠진다. (NMOS 10/1 µm, VDD 1.8 V, 300 K, AN.circuit 동작점 해석)

포화에 있을 때 저항을 두 배로 바꿔도 전류는 몇 % 줄어들 뿐이다. 그 몇 %가 다음 절에서 볼 채널 길이 변조이고, 증폭기의 이득을 결국 제한하는 값이다. 반대로 동작점이 무릎 왼쪽, 즉 선형 영역으로 넘어가면 트랜지스터는 게이트가 조절하는 저항이 된다. 스위치로 쓸 때는 이 영역을, 증폭기와 전류원으로 쓸 때는 포화 영역을 쓴다.

두 얼굴의 MOSFET 같은 소자가 선형 영역에서는 전압 제어 저항(스위치, 15장의 샘플링 스위치)이고, 포화 영역에서는 전압 제어 전류원(증폭기, 전류 미러)이다. 아날로그 설계의 첫 번째 습관은 모든 트랜지스터가 지금 어느 영역에 있는지 확인하는 것이다.

ID–VGS: 지수에서 제곱으로

드레인 전압을 포화 쪽(0.9 V)에 고정하고 게이트 전압을 훑으면 전달 특성(Transfer characteristic)이 나온다. 강반전(\(V_{GS}\)가 문턱보다 100 mV 이상 높은 곳)에서 전류는 과구동 전압의 제곱에 비례한다.

$$I_D = \frac12\,\mu C_{ox}\frac{W}{L}\,(V_{GS}-V_{TH})^2\,(1+\lambda V_{DS})$$
\(\mu C_{ox}\) = 280 µA/V²(NMOS), \(W/L\) = 10, \(V_{TH}\) = 0.45 V, \(\lambda\) = 0.08 V⁻¹(L = 1 µm). \(V_{GS}\) = 0.65 V면 \(V_{ov}\) = 0.2 V이고 \(I_D\) = ½ × 280 µA/V² × 10 × 0.04 V² × 1.072 ≈ 60 µA.

문턱 아래에서도 전류가 0이 되지는 않는다. 채널에 전자가 조금 있고, 그 수는 게이트 전압에 지수적으로 늘어난다. 이 약반전(Weak inversion, Subthreshold) 영역에서

$$I_D \approx I_0\,\exp\!\left(\frac{V_{GS}-V_{TH}}{n\,U_T}\right),\qquad S = n\,U_T\ln 10 \approx 1.3 \times 25.9\ \text{mV} \times 2.30 \approx 77\ \text{mV/dec}$$
\(U_T = kT/q\) ≈ 25.9 mV(300 K), \(n\) ≈ 1.3은 게이트 전압 중 채널 전위로 전달되는 비율의 역수(산화막과 공핍층 커패시턴스의 분압). \(S\)는 전류를 10배 바꾸는 데 필요한 게이트 전압이다.

그래프를 로그 축으로 바꾸면 약반전 구간이 곧은 직선으로 보인다. 그 기울기가 약 78 mV/dec이다. 선형 축에서는 \(\sqrt{I_D}\)가 직선이 되므로 그 직선을 0까지 이어 문턱 전압을 읽는다(외삽(Extrapolation)). 온도를 바꾸면 두 효과가 맞선다. 문턱 전압은 −1 mV/K로 내려가 전류를 늘리고, 이동도는 \(T^{-1.5}\)로 줄어 전류를 줄인다. 그 둘이 정확히 상쇄되는 게이트 전압이 ZTC 점(Zero temperature coefficient)이다.

SIMULATOR

로그 축으로 보면 문턱 아래가 보인다

곡선 위를 끌거나 올려 본다
외삽 VTH / 모델 VTH—
약반전 기울기—
ZTC 점(300 K 대비)—
커서 VGS의 ID, gm/ID—
해볼 것: ① 로그 축에서 0.1~0.35 V 구간의 기울기를 읽는다. 약 78 mV에 전류가 10배씩 늘어난다. ② 선형 축의 점선 \(\sqrt{I_D}\)가 가로축과 만나는 곳(외삽 VTH)을 모델의 0.45 V와 비교한다. ③ T를 400 K로 올리면 로그 축에서는 곡선이 왼쪽으로(누설 증가), 선형 축의 큰 전류 쪽에서는 아래로 간다. 두 곡선이 만나는 VGS가 ZTC 점이다. (NMOS 10/1 µm, VDS 0.9 V, AN.mos: 약반전–강반전 연속 모델, 속도 포화·이동도 저하 없음)

로그 축에서 보면 0.45 V의 "문턱"은 날카로운 벽이 아니다. 전류는 1 pA 수준에서 시작해 78 mV마다 10배씩 늘다가 문턱 근처에서 제곱 법칙으로 휜다. 아날로그 회로는 이 전 구간을 쓴다. 저전력 회로와 큰 \(g_m/I_D\)가 필요한 입력 쌍은 문턱 근처의 중간 반전(Moderate inversion)에, 정합이 중요한 전류원은 강반전에 둔다. 이 선택을 체계화한 것이 3장의 \(g_m/I_D\) 방법이다.

약반전 기울기는 디지털에서는 누설 전류(Leakage)의 원인이다. 문턱을 100 mV 낮추면 꺼진 트랜지스터의 누설이 약 20배 늘어난다. 온도가 오르면 문턱이 내려가 누설이 더 커진다. ZTC 점은 AB180 NMOS에서 약 0.85 V 근처다. 그보다 낮은 바이어스(아날로그가 흔히 쓰는 0.6~0.7 V)에서는 온도가 오를 때 전류가 늘고, 높은 바이어스에서는 줄어든다.

ID–VDS 곡선군과 영역 지도

게이트 전압을 몇 단계로 고정하고 드레인 전압을 훑으면 출력 특성(Output characteristic) 곡선군이 나온다. 각 곡선은 원점에서 비스듬히 올라가다(선형) 무릎을 지나 거의 평평해진다(포화). 무릎의 위치가 \(V_{DS} = V_{ov}\)이고, 이 경계를 이으면 포물선 \(I_D = \tfrac12\mu C_{ox}\tfrac{W}{L}V_{DS}^2\)이 된다.

$$I_D = \mu C_{ox}\frac{W}{L}\left[V_{ov}V_{DS} - \frac{V_{DS}^2}{2}\right]\quad (V_{DS} < V_{ov},\ \text{선형}),\qquad g_m = \frac{\partial I_D}{\partial V_{GS}} \approx \frac{2I_D}{V_{ov}},\quad r_o = \frac{1}{\partial I_D/\partial V_{DS}} \approx \frac{1}{\lambda I_D}$$
\(V_{DS} \ll V_{ov}\)이면 \(I_D \approx \mu C_{ox}(W/L)V_{ov}V_{DS}\): 저항 \(R_{on} = 1/[\mu C_{ox}(W/L)V_{ov}]\)이다. 10/1 µm, \(V_{ov}\) = 0.2 V에서 \(R_{on}\) ≈ 1.8 kΩ. 포화에서 \(g_m\) ≈ 2 × 60 µA / 0.2 V = 600 µS, \(r_o\) ≈ 1 / (0.08 V⁻¹ × 62 µA) ≈ 200 kΩ.

아래 곡선 위의 동작점을 끌어 보자. 점이 놓인 곡선의 \(V_{GS}\)가 정해지고, 그 자리의 \(g_m\)(곡선 사이 간격)과 \(r_o\)(곡선 기울기의 역수)가 계산된다. 손 계산(제곱 법칙)과 엔진 값도 나란히 보인다.

SIMULATOR

무릎의 왼쪽과 오른쪽

동작점(원)을 끈다
VGS / VDS—
영역—
ID 엔진 / 손 계산—
gm—
ro—
해볼 것: ① 동작점을 VGS 0.65 V 곡선의 VDS 0.9 V에 두고 ID ≈ 62 µA, gm ≈ 580 µS를 확인한다. ② 같은 곡선을 따라 점을 왼쪽으로 끌어 점선 포물선(VDS = Vov)을 넘긴다. ro가 수백 kΩ에서 수 kΩ로 무너진다. ③ 점을 아래(문턱 근처 곡선)로 끌면 손 계산(제곱 법칙)이 엔진보다 크게 틀린다. 약반전에서는 제곱 법칙이 맞지 않는다. (NMOS 10/1 µm, 300 K, AN.mos, 손 계산은 \(\tfrac12\mu C_{ox}\tfrac WL V_{ov}^2(1+\lambda V_{DS})\)와 선형 영역 식)

포화 영역의 곡선은 완전히 평평하지 않고 살짝 기운다. 이 기울기가 \(1/r_o\)이다. 무릎을 넘어 선형으로 들어가면 같은 \(V_{GS}\)에서도 \(r_o\)가 급격히 작아진다. 증폭기의 이득은 대략 \(g_m r_o\)이므로, 트랜지스터가 선형으로 빠지는 순간 이득이 사라진다. 아날로그 회로의 전압 여유(헤드룸)를 따질 때 "\(V_{DS} \ge V_{ov}\)를 지켜라"를 수없이 듣게 되는 이유다.

곡선군은 \(V_{GS}\) 몇 개만 보여 준다. 두 전압을 모두 축으로 놓으면 평면 하나에 네 영역이 칠해진다. 이 영역 지도에서는 경계선 \(V_{DS} = V_{GS} - V_{TH}\)가 대각선으로, 차단·약반전 경계가 세로선 근처로 보인다. 커서를 올려 각 점의 전류와 \(g_m\), \(r_o\)를 읽어 보자.

SIMULATOR

VGS–VDS 평면의 영역 지도

올리거나 눌러 값을 읽는다
차단약반전 포화포화선형
커서—
영역—
ID—
gm/ID—
해볼 것: ① AB-1 기준점(VGS 0.65 V, VDS 0.9 V, 별표)이 포화 영역 안쪽 어디쯤인지, 선형 경계까지 VDS 여유가 얼마인지 읽는다. ② 등전류선이 포화 영역에서는 거의 수직(전류가 VDS와 무관)이고 선형에서는 눕는 것을 본다. ③ VSB나 T를 바꾸면 경계가 좌우로 움직인다. (NMOS 10/1 µm, AN.mos의 영역 판정: 반전 계수 ic < 0.001 차단, VDS < VDsat 선형, ic < 0.1 약반전 포화)

영역 지도에서 포화는 오른쪽 아래의 넓은 삼각형이다. 게이트를 올릴수록 포화에 머물기 위한 최소 \(V_{DS}\)가 커진다. 전원 1.8 V 안에 트랜지스터를 여러 개 쌓는 회로(캐스코드, 4장)에서 과구동 전압을 0.1~0.2 V로 작게 잡는 이유가 여기 있다. 약반전 띠는 좁아 보이지만 전류로는 여섯 자리(1 pA~1 µA)에 걸쳐 있다.

2차 효과: 채널 길이 변조와 바디 효과

제곱 법칙에서 포화 전류는 \(V_{DS}\)와 무관해야 한다. 실제로는 \(V_{DS}\)가 커질수록 핀치오프 점이 소스 쪽으로 다가와 실효 채널 길이가 \(\Delta L\)만큼 줄고, 전류가 조금 늘어난다. 이것이 채널 길이 변조(Channel-length modulation)다. \(\Delta L\)은 채널 길이와 거의 무관하므로, 짧은 소자일수록 \(\Delta L/L\)이 커서 효과가 크다.

$$\lambda \approx \frac{0.08}{L\,[\mu m]}\ \text{V}^{-1},\qquad V_A = \frac{1}{\lambda},\qquad r_o \approx \frac{V_A}{I_D}$$
\(V_A\)는 얼리 전압(Early voltage): 포화 영역의 직선을 왼쪽으로 늘이면 모든 곡선이 \(V_{DS} = -V_A\)에서 만난다. L = 0.18 µm면 λ ≈ 0.44 V⁻¹, \(V_A\) ≈ 2.3 V. L = 1 µm면 λ = 0.08 V⁻¹, \(V_A\) = 12.5 V. L = 4 µm면 \(V_A\) = 50 V.
SIMULATOR

짧은 채널은 기울고, 긴 채널은 평평하다

λ—
얼리 전압 VA—
ro (VGS 0.7 V, VDS 0.9 V)—
VDS 0.5 → 1.8 V 전류 증가—
해볼 것: ① L을 0.18 µm로 줄인다. 포화 곡선이 눈에 띄게 기울고, 아래 축소 그림의 외삽선이 −2.3 V 근처에서 모인다. ② L을 4 µm로 늘리면 곡선이 거의 평평해지고 VA는 50 V까지 멀어진다. ③ W/L을 10으로 유지하므로 전류 크기는 거의 같고, 기울기만 바뀐다. 같은 전류에서 ro는 L에 비례한다. (VGS 0.6/0.7/0.8 V, W = 10·L, AN.mos: \(\lambda = 0.08\,\mu m/L\), 실제 짧은 채널의 DIBL은 포함하지 않음)

위 그림이 아날로그 설계자가 최소 길이를 피하는 이유다. 0.18 µm 소자의 \(r_o\)는 1 µm 소자의 약 5분의 1이다. 그래서 AB-1의 증폭 소자와 전류원은 L = 0.5~1 µm로 그린다. 대가는 면적과 커패시턴스, 그리고 속도다. 길이를 몇 배 늘리면 같은 전류를 위해 폭도 그만큼 늘려야 하고, 게이트 면적 \(WL\)은 제곱으로 커진다.

두 번째 2차 효과는 바디 단자에서 온다. 소스가 바디보다 높은 전위에 있으면(\(V_{SB} > 0\)) 소스–기판 접합에 역바이어스가 걸려 공핍층이 넓어지고, 반전층을 만들려면 게이트가 더 많은 공핍 전하를 상대해야 한다. 그래서 문턱 전압이 오른다. 이것이 바디 효과(Body effect)다.

$$V_{TH} = V_{TH0} + \gamma\left(\sqrt{2\phi_F + V_{SB}} - \sqrt{2\phi_F}\right)$$
\(V_{TH0}\) = 0.45 V, \(\gamma\) = 0.45 √V, \(2\phi_F\) = 0.8 V. \(V_{SB}\) = 1 V면 \(V_{TH}\) = 0.45 + 0.45 × (1.342 − 0.894) ≈ 0.65 V: 200 mV나 오른다.
SIMULATOR

소스가 바디보다 높으면 문턱이 오른다

오른쪽 VTH–VSB 곡선의 점을 끈다
VSB—
VTH (ΔVTH)—
ID @ VGS 0.65 V—
gmb / gm—
해볼 것: ① VSB를 0에서 1 V로 끈다. VTH가 약 0.65 V가 되어, VGS 0.65 V에서는 전류가 거의 꺼진다(약반전). ② 처음 0.3 V에서 오르는 양과 1.2~1.5 V에서 오르는 양을 비교한다. 제곱근 꼴이라 처음이 가파르다. ③ gmb/gm(약 0.1~0.25)을 읽는다. 바디도 약한 두 번째 게이트다. (NMOS 10/1 µm, VDS 0.9 V, VGS는 소스 기준, AN.mos)

바디 효과는 소스가 접지에 붙어 있지 않은 트랜지스터, 예를 들어 소스 팔로워와 캐스코드 위쪽 소자, 차동 쌍의 입력 소자에서 나타난다. 바디가 두 번째 게이트처럼 작동해 \(g_{mb}\) ≈ (0.1~0.25)\(g_m\)의 추가 상호 컨덕턴스를 만들고, 소스 팔로워의 이득을 1보다 작게 만든다(4장). n-well 안의 PMOS는 소스와 웰을 묶어 바디 효과를 없앨 수 있다. 공통 p형 기판 위의 NMOS는 그럴 수 없다(삼중 웰 공정이 아닌 한).

NMOS와 PMOS, 그리고 크기 정하기

PMOS는 n-well 안에 p+ 소스·드레인을 심은 거울상 소자다. 채널을 정공이 나르고, 정공 이동도는 전자의 약 4분의 1이다. 그래서 AB180에서 \(\mu_p C_{ox}\) = 70 µA/V²로 \(\mu_n C_{ox}\) = 280 µA/V²의 4분의 1이다. 같은 전류, 같은 과구동 전압을 원하면 PMOS의 폭을 4배로 그려야 한다.

PMOS는 모든 전압과 전류의 부호가 뒤집힌다. 소스가 위(VDD 쪽)에 있고, 게이트가 소스보다 문턱만큼 낮아야 켜지며, 전류는 소스에서 드레인으로(위에서 아래로) 흐른다. 음수 부호와 씨름하지 않도록 이 책은 PMOS를 크기로 다룬다. \(V_{SG}\), \(V_{SD}\), \(|V_{TH}|\)을 쓰면 NMOS 식이 그대로 성립한다.

NMOS GDS(아래, 낮은 전위) ID VGS > VTH VDS > 0 PMOS GS(위, 높은 전위)D ID VSG > |VTH| VSD > 0
그림 2-2. NMOS와 PMOS의 부호 규약. NMOS는 드레인에서 소스로, PMOS는 소스에서 드레인으로 전류가 흐른다. PMOS를 \(V_{SG}\), \(V_{SD}\)로 쓰면 제곱 법칙과 포화 조건(\(V_{SD} \ge V_{SG} - |V_{TH}|\))이 NMOS와 같은 모양이 된다. 엔진도 PMOS를 이 크기로 받는다(AN.mos(pdev, VSG, VSD)).

이제 거꾸로 가 보자. 회로 설계는 "이 트랜지스터에 20 µA를 흘리고, 과구동 전압은 0.15 V로 하겠다"에서 출발한다. 제곱 법칙을 뒤집으면 필요한 \(W/L\)이 나온다.

$$\frac{W}{L} = \frac{2I_D}{\mu C_{ox}\,V_{ov}^2}$$
예: NMOS, \(I_D\) = 62 µA, \(V_{ov}\) = 0.2 V → \(W/L\) = 124 µA / (280 µA/V² × 0.04 V²) ≈ 11. L = 1 µm면 W ≈ 11 µm. 같은 조건의 PMOS는 W/L ≈ 44.

L을 먼저 정한다(아날로그는 0.5~1 µm, 빠른 스위치는 최소 길이). 그다음 W를 계산한다. W가 수십 µm를 넘으면 한 줄로 그리지 않고 여러 개의 핑거(Finger)로 나눠 게이트를 나란히 놓는다. 이웃 핑거끼리 소스·드레인 확산을 함께 쓰므로 면적과 드레인 커패시턴스가 줄고, 모양이 정사각형에 가까워져 정합과 배치가 쉬워진다.

SIMULATOR

원하는 전류를 내는 트랜지스터를 그려라

손 계산 W/L → W—
그 W로 엔진 ID—
목표 전류의 엔진 Vov—
게이트 면적 / Cgg—
해볼 것: ① 기본값(62 µA, Vov 0.2 V, L 1 µm)에서 W ≈ 11 µm를 확인한다. AB-1 기준 소자 10/1 µm와 거의 같다. ② PMOS로 바꾸면 W가 4배가 된다. 핑거를 4개로 나눠 모양을 정사각형에 가깝게 만든다. ③ Vov를 0.05 V까지 낮추면 W가 수백 µm로 커지고, 엔진 전류가 손 계산보다 크게 나온다. 약반전에서는 제곱 법칙으로 크기를 정할 수 없다(3장의 gm/ID 방법이 필요한 이유). (엔진 확인은 VDS 0.9 V, 300 K. 레이아웃은 확산 접점 폭 0.6 µm를 가정한 개념도, \(C_{gg} \approx \tfrac23 WLC_{ox}\))

손 계산과 엔진 전류가 몇 % 다른 이유는 두 가지다. 손 계산은 \(\lambda V_{DS}\) 항(약 7%)을 빼고, 문턱 근처의 부드러운 이음을 무시한다. 과구동 전압이 0.15 V 아래로 내려가면 그 차이가 수십 %로 커진다. 실무에서는 손 계산으로 출발점을 잡고, 시뮬레이터로 W를 다듬는다.

커브 트레이서로 종합하기

실험실에서는 커브 트레이서(Curve tracer)라는 장비로 트랜지스터의 곡선군을 한 화면에 그린다. 게이트에 계단 전압을 걸고, 단계마다 드레인 전압을 훑어 전류를 그린다. 아래는 그 장비를 흉내 낸 종합 시뮬레이터다. 소자 종류, 크기, 온도를 바꾸면 AN.circuit이 소자 하나짜리 회로를 다시 풀고 빔이 곡선을 새로 긋는다. 화면을 끌면 커서 자리의 영역과 \(g_m\), \(r_o\)가 뜬다.

SIMULATOR

커브 트레이서: 이 장의 모든 곡선을 한 화면에

화면을 끌어 커서를 옮긴다
커서—
영역—
gm / ro—
|VTH| (T, VSB 0)—
해볼 것: ① NMOS 10/1에서 PMOS로 바꾼다. 같은 크기에서 전류가 약 4분의 1이 되고 문턱도 조금 높다. W를 40 µm로 늘려 NMOS와 비슷하게 만들어 본다. ② L을 0.18 µm로 줄이고 W를 그에 맞게 줄이면 전류는 비슷해도 포화 곡선이 기운다. ③ 전달 모드에서 T를 230 K와 420 K로 바꿔 곡선이 한 점(ZTC) 근처에서 엇갈리는지 본다. ④ 계단을 0.25 V로 키우면 위쪽 곡선이 화면을 넘는다. 실제 소자라면 여기서 속도 포화가 전류를 눌렀을 것이다. (단일 소자 회로를 AN.circuit으로 DC 스윕. PMOS는 소스를 1.8 V에 두고 VSG, VSD, |ID|를 그린다. 제곱 법칙 + 약반전 연속 모델, 속도 포화·이동도 저하 없음)

이 엔진이 일부러 빼놓은 효과가 있다. 짧은 채널에서는 전계가 세서 전자 속도가 더 늘지 않는 속도 포화(Velocity saturation)가 생겨, 전류가 \(V_{ov}^2\)가 아니라 \(V_{ov}\)에 가깝게 늘어난다. 게이트 전계가 세면 전자가 산화막 계면에 부딪혀 이동도 저하(Mobility degradation)가 생기고, 드레인 전압이 문턱을 깎는 DIBL도 있다. 이 효과들은 큰 \(V_{ov}\)와 최소 길이에서 두드러진다.

이 책의 모델이 말하지 않는 것 AN.mos는 강반전에서 정확히 제곱 법칙, 약반전에서 지수 법칙, 그 사이를 매끄럽게 잇는 교육용 모델이다. 속도 포화, 이동도 저하, DIBL, 게이트 누설, 접합 누설은 없다. 그래서 큰 과구동 전압(0.4 V 이상)과 0.18 µm 소자에서는 실제보다 전류와 \(g_m\)을 크게 예측한다. 아날로그 회로가 주로 쓰는 \(V_{ov}\) 0.1~0.25 V, L 0.5 µm 이상에서는 실제 소자와 경향이 잘 맞는다. 실제 설계에서는 BSIM 같은 파운드리 모델로 마지막 확인을 한다.

그래도 손 계산의 가치는 그대로다. 제곱 법칙은 "\(V_{ov}\)를 반으로 줄이면 같은 전류에 폭이 네 배", "L을 두 배로 하면 \(r_o\)도 두 배" 같은 방향 감각을 준다. 시뮬레이터는 그 감각이 맞는지 숫자로 확인해 준다. 이 둘을 오가는 것이 아날로그 설계의 기본 리듬이다.

TARGET AB-1타깃 파일 · 2장

기준 소자: NMOS 10/1 µm, VGS 0.65 V → 약 62 µA, 포화

AB-1의 모든 블록은 AB180 공정의 트랜지스터로 만든다. 이 장에서 공정 파라미터(AN.PROC: NMOS \(V_{TH0}\) 0.45 V, \(\mu_nC_{ox}\) 280 µA/V², \(\lambda L\) 0.08 µm/V, PMOS \(\mu_pC_{ox}\) 70 µA/V²)를 소개했고, 기준 소자 NMOS 10/1 µm를 \(V_{GS}\) 0.65 V(\(V_{ov}\) 0.2 V), \(V_{DS}\) 0.9 V에 두면 엔진 전류가 약 62 µA(손 계산 60 µA), \(g_m\) ≈ 581 µS, \(r_o\) ≈ 215 kΩ이고 영역 지도에서 포화 영역 안쪽, 선형 경계까지 약 0.7 V의 여유가 있음을 확인했다. 증폭·전류원 소자는 최소 길이 0.18 µm가 아니라 L = 0.5~1 µm로 그린다. 0.18 µm에서는 같은 W/L의 \(r_o\)가 약 5분의 1로 줄기 때문이다.

이 장에서 정한 것공정 AB180의 파라미터, 아날로그 소자의 길이 L = 0.5~1 µm, 기준 바이어스 \(V_{ov}\) ≈ 0.2 V에서 10/1 µm NMOS ≈ 62 µA. PMOS는 같은 전류에 폭 4배.
아직 남은 문제이 소자 하나로 얼마의 이득을 낼 수 있는가? 동작점을 어디에 두어야 \(g_m\)을 가장 싸게(적은 전류로) 얻는가?
다음 단계3장: 곡선을 동작점 근처에서 직선으로 보는 소신호 모델과 \(g_m/I_D\) 설계법.

핵심 정리

  1. 게이트 전압이 문턱(AB180 NMOS 0.45 V)을 넘으면 반전층 전하가 \(V_{ov}\)에 비례해 생기고, 드레인 전압은 드레인 쪽 채널을 얇게 만든다. \(V_{DS} \ge V_{ov}\)에서 핀치오프가 일어나 전류가 거의 일정해진다.
  2. 포화의 MOSFET은 스위치가 아니라 전압 제어 전류원이다. \(I_D = \tfrac12\mu C_{ox}\tfrac WL V_{ov}^2(1+\lambda V_{DS})\). NMOS 10/1 µm, \(V_{GS}\) 0.65 V에서 약 62 µA(손 계산 60 µA).
  3. 문턱 아래에서 전류는 지수적으로 줄고 기울기는 \(nU_T\ln10\) ≈ 78 mV/dec다. 온도가 오르면 문턱은 −1 mV/K, 이동도는 \(T^{-1.5}\)로 변하며 그 균형점이 ZTC 점(약 0.85 V)이다.
  4. 선형 영역(\(V_{DS} < V_{ov}\))에서 트랜지스터는 저항이고 \(r_o\)가 무너진다. 증폭 소자는 항상 포화 경계에서 여유를 두고 바이어스한다.
  5. 채널 길이 변조 \(\lambda \approx 0.08/L[\mu m]\)는 짧은 소자에서 크다. 그래서 아날로그 소자는 L = 0.5~1 µm로 그린다. 바디 효과는 \(V_{SB}\) 1 V에서 문턱을 약 0.2 V 올린다.
  6. PMOS는 \(\mu_pC_{ox}\)가 NMOS의 4분의 1이라 같은 전류에 폭이 4배다. 크기는 \(W/L = 2I_D/(\mu C_{ox}V_{ov}^2)\)로 출발하고, 큰 W는 핑거로 나눈다.

확인 퀴즈

1. AB180 NMOS(\(\mu_nC_{ox}\) = 280 µA/V², \(V_{TH}\) = 0.45 V)의 W/L = 20, \(V_{GS}\) = 0.6 V, 포화. 채널 길이 변조를 무시한 손 계산 드레인 전류는?

\(V_{ov}\) = 0.15 V. \(I_D\) = ½ × 280 µA/V² × 20 × 0.0225 V² = 63 µA. \(\tfrac12\)을 빼먹으면 126 µA가 나온다.

2. 포화 영역의 NMOS에 대한 설명으로 옳은 것은?

포화 조건은 \(V_{DS} \ge V_{ov}\)이다. 이때 드레인 끝의 채널은 핀치오프되어 가장 얇고(사라지고), 전류는 게이트 전압이 정한다. \(V_{DS}\)에 대한 의존은 \(\lambda\)만큼만 남는다.

3. 약반전 기울기 계수 \(n\) = 1.3, 300 K(\(U_T\) ≈ 25.9 mV)인 NMOS에서 드레인 전류를 100배 줄이려면 게이트 전압을 얼마나 낮춰야 하는가?

\(S = nU_T\ln10\) ≈ 1.3 × 25.9 mV × 2.30 ≈ 77.5 mV/dec. 100배는 두 자리이므로 약 155 mV. 60 mV/dec는 \(n\) = 1인 이상적 한계다.

4. AB180에서 L = 2 µm인 NMOS가 포화에서 \(I_D\) = 50 µA를 흘린다. 출력 저항 \(r_o\)는 대략?

\(\lambda\) = 0.08/2 = 0.04 V⁻¹, \(V_A\) = 25 V, \(r_o \approx V_A/I_D\) = 25 V / 50 µA = 500 kΩ. 같은 전류에서 L을 두 배로 하면 \(r_o\)도 두 배다.

5. NMOS 10/1 µm와 같은 전류를 같은 \(V_{ov}\)로 흘리는 AB180 PMOS(L = 1 µm)의 폭으로 가장 가까운 것은?

\(\mu_pC_{ox}\) = 70 µA/V²는 \(\mu_nC_{ox}\) = 280 µA/V²의 4분의 1이므로 W/L을 4배로 해야 한다. 그래서 CMOS 회로에서 PMOS는 대개 NMOS보다 넓게 그린다.