Chapter 04

단일단 증폭기

트랜지스터는 게이트 전압을 드레인 전류로 바꾸는 소자다. 그 전류를 저항에 흘리면 다시 전압이 되고, 이 전압이 처음 게이트 전압의 변화보다 크면 증폭기다. 트랜지스터 하나와 저항 하나로 만드는 이 회로가 모든 아날로그 회로의 기본 벽돌이다. 신호를 어느 단자로 넣고 어느 단자로 빼느냐에 따라 공통 소스, 소스 팔로워, 공통 게이트라는 세 가지 성격이 나오고, 둘을 포개면 캐스코드가 된다. 이 장에서는 그 벽돌 하나하나를 끌어 보며 이득·스윙·임피던스가 어떻게 맞바뀌는지 본다.

공통 소스: 부하선 위의 동작점

NMOS의 소스를 접지에 두고 게이트에 입력을, 드레인에 저항 \(R_D\)를 거쳐 전원을 연결한다. 소스가 입력과 출력에 공통이므로 공통 소스(Common Source, CS) 증폭기라 부른다. 게이트 전압 \(V_{IN}\)이 오르면 드레인 전류가 늘고, \(R_D\)에 걸리는 전압이 커져 출력 \(V_{OUT} = V_{DD} - I_D R_D\)는 내려간다. 입력과 출력의 방향이 반대인 반전 증폭기다.

동작점은 두 조건을 동시에 만족하는 점이다. 트랜지스터는 \(V_{GS}\)마다 정해진 \(I_D\)–\(V_{DS}\) 곡선을 따르고, 저항은 \(I_D = (V_{DD}-V_{DS})/R_D\)라는 직선(부하선(Load Line))을 강요한다. 두 그래프의 교점이 동작점이다. \(V_{IN}\)을 바꾸면 곡선이 바뀌고 교점이 부하선을 따라 미끄러진다.

공통 소스 (CS) VDD RD in out 게이트 입력 · 드레인 출력 이득 −gmRD (반전, 큼) 소스 팔로워 (CD) VDD in out IB 게이트 입력 · 소스 출력 이득 1 미만 · Rout ≈ 1/gm 공통 게이트 (CG) VDD RD VB out in 소스 입력 · 드레인 출력 이득 +gmRD · Rin ≈ 1/gm
그림 4-1. 트랜지스터 하나의 세 가지 연결. 세 단자 가운데 하나를 교류적으로 접지(공통)에 두고 나머지 둘을 입력·출력으로 쓴다. 드레인은 입력이 될 수 없으므로 연결은 이 셋뿐이다. 이름은 공통 단자에서 왔다.

아래 시뮬레이터에서 \(V_{IN}\)을 끌어 보자. 가운데 그래프에서 굵은 곡선이 지금의 \(V_{GS}\)이고, 부하선과 만나는 점이 동작점이다. 오른쪽은 엔진이 \(V_{IN}\)을 0에서 1.2 V까지 쓸어(DC 스윕) 얻은 전달 특성(Voltage Transfer Characteristic, VTC)이고, 동작점에서 그은 접선의 기울기가 소신호 이득이다.

SIMULATOR

동작점은 부하선을 따라 미끄러진다

오른쪽 그래프를 좌우로 끈다 · 소자를 누른다

소자를 눌러 보자

회로도의 M1이나 RD를 누르면 동작점(전류, gm, ro, 영역)과 그 소자가 하는 일이 나온다.

ID—
VOUT—
영역—
기울기 dVOUT/dVIN—
해볼 것: ① VIN을 0.45 V 아래로 내린다. 전류가 0에 가까워 출력이 VDD에 붙는다(차단, 기울기 0). ② 0.6~0.7 V에서 VTC가 가장 가파르다. 이곳이 증폭에 쓰는 포화 영역이다. ③ 0.8 V 위로 올리면 교점이 곡선의 무릎 왼쪽(선형 영역, 빨강)으로 넘어가 기울기가 다시 작아진다. ④ RD를 키우면 부하선이 눕고 VTC가 가팔라지지만 포화 구간은 좁아진다. (엔진: AN.circuit, NMOS 10/1 µm, VDD 1.8 V, 바디는 접지. 곡선군은 같은 소자 모델 AN.mos로 그렸다. 제곱 법칙 + 약반전 연속 모델, 속도 포화 없음.)

VTC는 세 구간으로 나뉜다. \(V_{IN} < V_{TH}\)(약 0.45 V)에서는 전류가 거의 없어 출력이 \(V_{DD}\)에 붙고, 문턱을 넘으면 출력이 가파르게 떨어지며, \(V_{OUT}\)이 \(V_{IN}-V_{TH}\) 아래로 내려가면 트랜지스터가 선형 영역으로 빠져 기울기가 다시 눕는다. 증폭기로 쓰는 곳은 가운데의 가파른 구간뿐이다. 그래서 설계는 동작점을 이 구간의 한가운데에 놓는 일(바이어스)에서 시작한다.

이득 −gm(RD∥ro)와 헤드룸

동작점 근처의 작은 변화만 보면 트랜지스터는 전압 제어 전류원 \(g_m v_{gs}\)와 출력 저항 \(r_o\)의 병렬이다(3장의 소신호 모델). 입력 \(v_{in}\)이 만든 전류 \(g_m v_{in}\)이 출력 마디에서 \(R_D\)와 \(r_o\)의 병렬을 지나며 전압이 된다.

$$A_v = \frac{v_{out}}{v_{in}} = -g_m\,(R_D\parallel r_o)$$
\(g_m\): 상호 컨덕턴스(NMOS 10/1 µm, \(V_{GS}\) 0.65 V, \(I_D\) ≈ 62 µA에서 ≈ 580 µS), \(R_D\): 부하 저항(15 kΩ), \(r_o = 1/(\lambda I_D)\): 출력 저항(≈ 216 kΩ). 손 계산 \(A_v\) ≈ −580 µS × (15 kΩ ∥ 216 kΩ) ≈ −8.1(18.2 dB).

식만 보면 \(R_D\)를 키울수록 이득이 커진다. 그러나 같은 전류에서 \(R_D\)를 키우면 \(R_D\)에 걸리는 직류 전압 \(I_DR_D\)도 커지고, 출력 직류 전압이 그만큼 내려간다. 출력이 \(V_{ov}\)(포화 경계) 아래로 내려가는 순간 트랜지스터는 선형 영역으로 빠지고 \(g_m\)과 \(r_o\)가 함께 무너진다. 전원 전압 안에서 소자를 포화에 두기 위한 여유를 헤드룸(Headroom)이라 한다.

SIMULATOR

RD를 키우면 이득은 어디까지 오르나

그래프를 좌우로 끌어 RD를 바꾼다
엔진 |Av|(AC 해석)손 계산 gm(RD∥ro), 동작점 gm·ro헤드룸 무시 gm0(RD∥ro0)
VOUT / VDS,sat—
손 계산 |Av|—
엔진 |Av|—
최대 이득(이 바이어스)—
해볼 것: ① RD를 1 kΩ에서 20 kΩ까지 키운다. 엔진 이득이 RD에 거의 비례해 오른다. ② 22 kΩ을 넘기면 아래 그래프의 VOUT이 VDS,sat 선 밑으로 내려가고 위의 엔진 곡선이 꺾여 떨어진다. 헤드룸을 무시한 하늘색 직선은 계속 오른다. ③ VIN을 0.75 V로 올리면(전류 증가) 최대 이득이 더 작은 RD에서 나온다. ④ VIN을 0.58 V로 내리면 큰 RD를 쓸 수 있지만 최대 이득은 크게 늘지 않는다. (엔진: RD 1 kΩ~1 MΩ 로그 스윕 60점, 각 점 동작점 + 10 Hz AC. NMOS 10/1 µm.)

최대 이득은 \(R_D\)가 아니라 전압 예산이 정한다. \(I_DR_D\)는 \(V_{DD} - V_{OUT}\)을 넘을 수 없고 \(V_{OUT}\)은 \(V_{ov}\)보다 커야 하므로, 강반전 제곱 법칙 \(g_m = 2I_D/V_{ov}\)를 쓰면 \(r_o\)를 무시한 이득의 상한은 다음과 같다.

$$|A_v| = g_mR_D = \frac{2I_D R_D}{V_{ov}} = \frac{2\,V_{R_D}}{V_{ov}} < \frac{2\,(V_{DD}-V_{ov})}{V_{ov}}$$
\(V_{R_D}\): \(R_D\)의 직류 전압 강하(V), \(V_{ov}\): 과구동 전압(AB180 NMOS 10/1 µm, 62 µA에서 ≈ 0.2 V). \(V_{R_D}\) = 0.93 V면 \(|A_v|\) ≈ 9, 출력을 \(V_{ov}\)까지 끌어내려도 약 16이 한계다. 약반전 쪽으로 가면 \(g_m/I_D\)가 커져(최대 약 30 V⁻¹) 한계가 \((g_m/I_D)\,V_{R_D}\)로 조금 오른다.

즉 저항 부하 공통 소스의 이득은 \(V_{DD}\)가 1.8 V인 한 수십을 넘지 못한다. 전원 전압이 낮아진 미세 공정일수록 더 심하다. 이득을 키우려면 직류 전압 강하는 작고 교류 저항은 큰 부하가 필요하다. 그것이 4절의 능동 부하다.

설계 지침: 출력 직류는 대략 가운데에출력 직류 전압을 \(V_{ov}\)와 \(V_{DD}\) 사이의 가운데쯤(1.8 V 공정에서 0.8~1.0 V)에 두면 이득과 양쪽 스윙을 고르게 나눠 가진다. 15 kΩ, 62 µA 동작점이 출력 0.87 V가 되는 것은 이 때문이다.

출력 스윙과 왜곡

작은 신호에서는 VTC의 접선만 보면 되지만, 신호가 커지면 VTC의 휘어짐이 그대로 출력 파형에 찍힌다. 공통 소스는 위아래가 비대칭이다. 출력이 위로 갈 때(입력이 내려갈 때)는 전류가 줄어 \(V_{DD}\)에 천천히 다가가고, 아래로 갈 때(입력이 올라갈 때)는 전류가 제곱으로 늘어 더 빨리 내려가다가 선형 영역에 부딪혀 납작해진다. 위아래가 다르게 휘면 짝수 고조파(특히 2차)가 생긴다.

SIMULATOR

큰 신호를 넣으면 출력은 어떻게 잘리나

엔진 출력 vOUT이상적 선형 출력 VQ + Avvin고조파 막대(dBc)
출력 위 / 아래 진폭—
HD2 / HD3—
THD—
해볼 것: ① 진폭 5 mV에서 노랑(엔진)과 하늘(선형)이 거의 겹치고 THD는 약 −45 dB다. ② 50 mV로 키우면 아래쪽 골이 더 깊고 뾰족해지고 위쪽 마루는 둥글어진다. 2차 고조파가 먼저 솟는다. ③ 120 mV 이상이면 아래가 선형 영역에 부딪혀 납작해지고 위는 VDD를 향해 눕는다. ④ 바이어스를 0.72 V로 올리면 출력 직류가 내려가 아래쪽이 훨씬 먼저 잘린다. (엔진: RD 15 kΩ, NMOS 10/1 µm, 1 kHz 사인 7주기 과도 해석 256점 → 직사각 창 FFT. THD는 2~7차 고조파 합.)

진폭이 작을 때 2차 고조파는 진폭에 비례해 커진다(제곱 법칙 \(I_D \propto (V_{ov}+v_{in})^2\)의 \(v_{in}^2\) 항). 강반전 제곱 법칙만 보면 \(HD_2 \approx \tfrac14\,\hat v_{in}/V_{ov}\)이므로 \(V_{ov}\) = 0.2 V에서 입력 20 mV면 약 −30 dB다. 공통 소스는 진폭을 키울수록 아래쪽이 먼저 막히므로, 출력 직류 전압이 스윙의 위·아래 여유를 함께 정한다.

$$V_{ov} < V_{OUT}(t) < V_{DD} \quad\Rightarrow\quad \text{아래 여유} = V_{OUT,Q}-V_{ov},\ \ \text{위 여유} = V_{DD}-V_{OUT,Q}$$
\(V_{OUT,Q}\) = 0.87 V, \(V_{ov}\) ≈ 0.2 V면 아래 여유 약 0.67 V, 위 여유 약 0.93 V. 실제로는 왜곡 사양(예: THD < −40 dB)이 이 기하학적 한계보다 훨씬 먼저 스윙을 제한한다.

이득과 스윙도 맞바꿈이다. \(R_D\)를 키우면 이득은 커지지만 \(V_{OUT,Q}\)가 내려가 아래 여유가 줄고, 같은 출력 진폭을 내려면 VTC의 더 휜 부분을 써야 한다. 5절의 소스 디제너레이션이 이 맞바꿈을 다른 손잡이로 푼다.

능동 부하: 직류는 작게, 교류는 크게

저항 부하의 문제는 직류 전압 강하와 교류 저항이 같은 값 \(R_D\)로 묶여 있다는 것이었다. PMOS 전류원으로 부하를 바꾸면 둘이 풀린다. PMOS를 포화에 두면 직류로는 \(|V_{DS}|\)가 수백 mV만 있으면 되지만, 교류로는 출력 저항 \(r_{o2}\)(수백 kΩ)로 보인다. 이것이 능동 부하(Active Load)다.

$$A_v = -g_{m1}\,(r_{o1}\parallel r_{o2}) \;\approx\; -\frac{g_{m1}}{(\lambda_n+\lambda_p)\,I_D}$$
\(g_{m1}\) ≈ 580 µS, \(r_{o1}\) ≈ 216 kΩ, \(r_{o2}\)(PMOS 20/1 µm) ≈ 176 kΩ. 손 계산 \(|A_v|\) ≈ 580 µS × 97 kΩ ≈ 56(35 dB). 같은 전류의 저항 부하(15 kΩ, 약 8)보다 약 7배 크다. 이 값은 \(R_D\)가 사라진 뒤 남는 두 소자의 고유 이득에 가깝다.

대가가 있다. 출력 마디에는 두 전류원이 정면으로 마주 보고 있다. 아래의 M1은 \(V_{IN}\)이 정한 전류를, 위의 M2는 \(V_B\)가 정한 전류를 밀어 넣으려 한다. 두 전류가 조금만 달라도 출력 전압은 그 차이를 \(r_{o1}\parallel r_{o2}\)로 메우기 위해 크게 움직인다. 이득이 크다는 것은 곧 출력 직류 전압이 바이어스 오차에 그만큼 예민하다는 뜻이다.

SIMULATOR

이득이 크면 출력 직류가 예민하다

소자를 누른다

소자를 눌러 보자

M1(입력)과 M2(전류원 부하)를 누르면 동작점과 출력 저항이 나온다. 포화를 벗어난 소자는 빨갛게 칠해진다.

VOUT—
손 계산 gm1(ro1∥ro2)—
엔진 |Av|—
VB 1 mV당 VOUT 이동—
해볼 것: ① VB 오차 0에서 엔진 이득이 약 56으로 손 계산과 맞는지 본다. ② VB를 +5 mV 움직인다. 출력이 약 0.2 V 내려간다. +15 mV면 출력이 0.3 V까지 내려가 M1이 선형으로 빠지고(빨강) 이득이 절반으로, +25 mV면 약 6으로 무너진다. ③ 반대로 −20 mV면 M2가 선형으로 빠져 출력이 1.5 V 근처에 붙고 이득이 약 11로 떨어진다. ④ VIN을 0.5 mV씩 움직여 보면 출력이 수십 mV씩 뛴다. 회색 저항 부하 VTC와 기울기를 비교한다. (엔진: NMOS 10/1 µm, PMOS 20/1 µm, VB 기준값은 출력이 약 0.89 V가 되는 1.036 V. 실제 회로는 이 바이어스를 피드백이나 미러로 잡는다.)

그래서 능동 부하 증폭기는 혼자 쓰지 않는다. 출력 직류 전압을 잡아 주는 무엇, 즉 전체를 감싸는 피드백이나 부하 전류를 입력 전류에 맞춰 복사하는 전류 미러(5장)와 함께 쓴다. 엔진에서 \(V_B\) 1 mV가 출력 약 40 mV를 움직인다는 것은, 이 회로의 PMOS 쪽 \(g_{m2}\)도 입력처럼 증폭된다는 뜻이다(\(\Delta V_{OUT}/\Delta V_B = g_{m2}(r_{o1}\parallel r_{o2})\)).

스윙은 더 좁아진다능동 부하에서는 출력이 위로도 \(V_{DD} - |V_{ov2}|\)에서 막힌다. 위아래 모두 트랜지스터의 포화 조건이 스윙을 정하므로 1.8 V에서 쓸 수 있는 출력 범위는 약 \(V_{ov1}\)~\(V_{DD}-|V_{ov2}|\), 여기서는 약 0.2~1.45 V다.

소스 디제너레이션: 이득을 팔아 선형성을 산다

공통 소스의 소스와 접지 사이에 저항 \(R_S\)를 넣는다. 입력이 올라 전류가 늘면 \(R_S\)의 전압도 올라 소스가 따라 올라가고, 실제로 게이트–소스에 걸리는 전압 변화는 입력보다 작아진다. 소자 안에 작은 음의 피드백이 생긴 것이다. 이를 소스 디제너레이션(Source Degeneration)이라 한다.

$$G_m = \frac{g_m}{1+g_mR_S},\qquad A_v \approx -\frac{g_mR_D}{1+g_mR_S}\;\xrightarrow{\;g_mR_S\gg1\;}\;-\frac{R_D}{R_S}$$
\(G_m\): 등가 상호 컨덕턴스, \(g_mR_S\): 국부 루프 이득. \(g_m\) ≈ 580 µS, \(R_S\) = 1 kΩ면 \(1+g_mR_S\) ≈ 1.58, \(R_D\) = 15 kΩ에서 \(|A_v|\) ≈ 5.5(바디 효과·\(r_o\) 무시). \(R_S\)가 크면 이득이 저항 비로 정해져 공정·온도에 덜 흔들린다.

같은 원리로 비선형도 \(1+g_mR_S\)배 가까이 줄어든다. 트랜지스터의 휘어짐이 소스 전압의 되먹임으로 상당 부분 지워지기 때문이다. 아래에서는 공정한 비교를 위해 출력 진폭을 같게(이득이 줄면 입력을 그만큼 키워) 두고 \(R_S\)를 바꾼다. 전류는 62 µA로 유지되도록 입력 바이어스를 다시 맞춘다.

SIMULATOR

RS 하나로 왜곡이 얼마나 줄어드나

RS 있음RS = 0 (같은 전류, 같은 출력 진폭)
손 계산 gmRD/(1+gmRS)—
엔진 |Av|—
THD (RS) / (RS = 0)—
필요한 입력 진폭—
해볼 것: ① RS를 0에서 2 kΩ으로 올린다. 위 그래프의 증분 이득 곡선(출력 전압에 따른 기울기를 동작점 값으로 나눈 것)이 분홍 띠(사용하는 스윙) 안에서 회색보다 평평해진다. ② 아래 막대에서 2차·3차 고조파가 회색(RS = 0)보다 낮아진다. ③ RS = 4 kΩ이면 이득은 약 2.2로 줄고 THD는 약 13 dB 좋아진다(−28 → −41 dB). 손 계산이 엔진보다 큰 것은 바디 효과(소스가 올라가 VTH가 오른다) 때문이다. ④ 출력 진폭을 500 mV로 키우면 둘 다 나빠지지만 차이는 유지된다. (엔진: RD 15 kΩ, NMOS 10/1 µm 바디 접지, ID 62 µA가 되도록 VIN 직류를 뉴턴 반복으로 맞춘다. 1 kHz 7주기 과도 해석 + FFT.)

여기서 본 것은 앞으로 이 책 전체에 되풀이되는 원리의 가장 작은 형태다. 이득을 루프 이득만큼 내주면, 비선형·공정 산포가 그만큼 줄어든다. \(R_S\)는 한 소자 안의 피드백이고, 8장의 피드백은 증폭기 전체를 감싸는 같은 거래다. \(R_S\)의 대가는 이득 외에도 있다. \(I_DR_S\)만큼 헤드룸을 먹고(62 µA × 4 kΩ ≈ 0.25 V), \(R_S\)의 열잡음이 더해진다.

소스 팔로워와 공통 게이트

공통 소스가 "전압을 크게"라면 나머지 두 연결은 "임피던스를 바꾸는" 회로다. 소스 팔로워(Source Follower, 공통 드레인)는 게이트로 넣고 소스로 뺀다. 소스는 게이트보다 \(V_{GS}\)만큼 낮은 곳에서 게이트를 따라다닌다. 전압 이득은 1이 안 되지만 출력 임피던스가 \(1/g_m\) 수준(수 kΩ)으로 낮아 무거운 부하를 몰 수 있다. 입력은 게이트이므로 앞단에서는 전류를 거의 빼 가지 않는다. 즉 버퍼다.

$$A_v = \frac{g_m}{g_m+g_{mb}+g_{ds1}+g_{ds2}+1/R_L} \approx \frac{1}{1+\eta},\qquad R_{out} \approx \frac{1}{g_m+g_{mb}}$$
\(g_{mb} = \eta g_m\): 바디 효과 상호 컨덕턴스(\(\eta = \gamma/(2\sqrt{2\phi_F+V_{SB}})\) ≈ 0.2~0.25), \(g_{ds}\): 출력 컨덕턴스, \(R_L\): 외부 부하. AB180 NMOS 10/1 µm, 약 36 µA, \(V_{SB}\) ≈ 0.5 V에서 \(A_v\) ≈ 0.83, \(R_{out}\) ≈ 2.0 kΩ. 바디를 소스에 묶으면(분리된 p-well) \(g_{mb}\)가 사라져 \(A_v\) ≈ 0.99.
SIMULATOR

출력은 입력을 얼마나 잘 따라가나

오른쪽 그래프를 좌우로 끈다 · 소자를 누른다

소자를 눌러 보자

M1(팔로워)과 M2(전류원 부하)를 누르면 동작점이 나온다. M1의 VTH가 바디 효과로 얼마나 올랐는지 보자.

레벨 시프트 VIN − VOUT—
이득 손 계산 / 엔진—
Rout 손 계산 / 엔진—
M1 VTH—
해볼 것: ① VIN을 1.2 V에서 0.6 V까지 내린다. 출력이 약 0.6~0.7 V 아래에서 따라오다 VIN이 0.7 V 아래로 내려가면 출력이 0.15 V 밑으로 떨어져 M2가 선형으로 빠지고(빨강) 바닥에 붙는다. 아래쪽 스윙의 한계다. ② 바디 연결을 켜면 VTC가 점선(기울기 1)과 나란해지고 VTH가 0.45 V로 돌아온다. ③ RL 1 kΩ을 달면 이득이 약 0.83에서 0.27로 떨어진다. Rout(약 2 kΩ)과 RL의 분압이다. 10 kΩ이면 약 0.69로 버틴다. (엔진: M1 NMOS 10/1 µm, 부하 M2 NMOS 10/1 µm, VB 0.6 V로 약 36 µA. 바디 접지가 기본. RL은 출력과 0.5 V 사이에 달아 직류 전류를 줄였다.)

레벨 시프트는 단점이자 장점이다. 소스 팔로워의 출력 직류는 입력보다 \(V_{GS}\)(약 0.6~0.7 V, 바디 효과 포함)만큼 낮으므로 1.8 V 전원에서는 스윙을 크게 깎는다. 반대로 다음 단의 입력 직류를 맞추는 데 쓰기도 한다. 칩 밖의 무거운 부하(패드, 측정 장비)를 모는 시험용 버퍼, 레퍼런스 전압 버퍼에 자주 쓴다.

공통 게이트(Common Gate, CG)는 게이트를 직류 전압에 고정하고 소스로 넣어 드레인으로 뺀다. 입력 전류가 소스로 들어오면 거의 그대로 드레인으로 나간다(전류 버퍼). 소스에서 들여다본 저항은 \(1/(g_m+g_{mb})\)로 작고, 전압 이득은 \(+g_mR_D\)로 공통 소스와 크기가 같되 반전이 없다. 광검출기·안테나처럼 신호가 전류로 오는 곳, 50 Ω 입력 정합, 그리고 다음 절의 캐스코드에 쓴다.

$$R_{in} = \frac{R_L + r_o}{1+(g_m+g_{mb})\,r_o} \;\approx\; \frac{1}{g_m+g_{mb}} \quad (R_L \ll r_o)$$
\(R_L\): 드레인 쪽 교류 부하, \(r_o\): 출력 저항. 50 µA에서 \(g_m\) ≈ 510 µS, \(g_{mb}\) ≈ 110 µS면 \(R_{in}\) ≈ 1.6 kΩ. \(R_L\)이 \(r_o\)에 견줄 만큼 커지면 \(R_{in}\)도 커진다. 부하가 이상적 전류원(\(R_L\to\infty\))이면 \(R_{in}\to\infty\)다.
SIMULATOR

소스로 들어가면 왜 저항이 작은가

그래프를 좌우로 끌어 RL을 바꾼다
엔진 Rin(AC)손 계산 (RL+ro)/(1+(gm+gmb)ro)1/gm(바디 효과 무시)
1/gm—
손 계산 Rin—
엔진 Rin—
전류 이득 iout/iin—
해볼 것: ① RL 10 kΩ에서 엔진 Rin이 1/(gm+gmb)와 거의 같다. ② ID를 200 µA로 늘리면 gm이 커져 Rin이 1 kΩ 아래로 내려간다. 반대로 5 µA면 약 8 kΩ. ③ RL을 1 MΩ 이상으로 키우면 Rin이 함께 커지기 시작하고, 100 MΩ에서는 약 600 kΩ이 된다. 출력 쪽 부하가 입력 쪽으로 비쳐 보이는 것이다. (엔진: NMOS 10/1 µm, 게이트 1.0 V, 소스에 이상 바이어스 전류원, 출력 직류는 이상 전류원과 1.3 V에 단 RL로 고정. 소스에 1 A 교류 전류를 넣어 잰 vs.)

공통 게이트는 입력 저항이 작아 전압 신호원(신호원 저항 수 kΩ 이상)으로 몰면 이득을 대부분 잃는다. 신호원 저항 \(R_{sig}\)가 있으면 이득은 \(R_D/(R_{sig}+1/g_m)\) 정도로, \(R_{sig}\)가 10 kΩ이면 1에 가깝다. 공통 게이트는 전류로 몰아야 제 몫을 한다. 마지막 절에서 신호원 저항을 바꿔 가며 이를 다른 구조들과 비교한다.

캐스코드: 출력 저항을 gmro배로

능동 부하 공통 소스의 이득 \(g_m(r_{o1}\parallel r_{o2})\)는 결국 \(r_o\)가 정한다. \(r_o\)를 키우는 가장 강력한 방법은 공통 소스 M1 위에 공통 게이트 M2를 하나 더 얹는 것이다. M1의 드레인 전압이 출력과 함께 흔들리던 것을, M2가 소스 쪽에서 "거의 고정"시킨다. 출력 전압이 변해도 M1이 보는 \(V_{DS1}\)은 거의 변하지 않으므로 전류도 거의 변하지 않는다. 이 쌓기를 캐스코드(Cascode)라 한다.

한 개: Rout = ro1 VIN M1 ro1 ≈ 216 kΩ 캐스코드: Rout ≈ gm2ro2·ro1 VB2 M2 VIN M1 X: 거의 고정 ≈ 27 MΩ (약 125배) 출력이 1 V 흔들려도 X는 약 1/(gm2ro2) V만 움직인다. → M1 전류가 거의 그대로.
그림 4-2. 캐스코드의 원리. 공통 게이트 M2가 M1의 드레인(X)을 붙잡아 출력 전압의 변화를 \(g_{m2}r_{o2}\)분의 1로 줄여 전달한다. 출력 저항은 \(r_{o1}\)의 약 \(g_{m2}r_{o2}\)배(AB180 10/1 µm에서 약 100배 이상)가 된다.
$$R_{out} = r_{o1} + r_{o2} + (g_{m2}+g_{mb2})\,r_{o2}\,r_{o1} \;\approx\; g_{m2}\,r_{o2}\,r_{o1}$$
\(g_{m2}r_{o2}\): M2의 고유 이득(10/1 µm에서 약 125). \(r_{o1}\) ≈ 180~220 kΩ이면 \(R_{out}\) ≈ 20~30 MΩ. 이상 전류원 부하로 이 출력 저항을 쓰면 이득은 \(g_{m1}R_{out}\) ≈ 1.5만(약 84 dB)이다.

대가는 헤드룸이다. 출력은 이제 두 소자를 모두 포화에 둘 만큼 높아야 한다. \(V_{OUT} \ge V_{ov1} + V_{ov2}\)(정확히는 \(V_{B2} - V_{TH2}\))이고, 그 아래에서는 M2가, \(V_{B2}\)를 너무 낮게 잡으면 M1이 선형으로 빠진다. 아래 시뮬레이터는 출력 단자에 전압원을 달아 \(V_{OUT}\)을 쓸고 흐르는 전류를 재서, 출력 저항(곡선 기울기의 역수)을 직접 보여 준다.

SIMULATOR

캐스코드 바이어스가 틀리면 무너진다

그래프를 좌우로 끌어 VOUT을 바꾼다 · 소자를 누른다

소자를 눌러 보자

M1(입력)과 M2(캐스코드)를 누르면 동작점이 나온다. VB2를 바꿔 가며 어느 소자가 먼저 포화를 잃는지 보자.

Rout 단일 / 캐스코드(엔진)—
손 계산 gm2ro2ro1—
무릎(최소 VOUT)—
이상 전류원 부하 이득 gm1Rout—
해볼 것: ① VB2 1.1 V에서 캐스코드 곡선(청록)이 단일 소자(회색 점선)보다 훨씬 평평한지, Rout이 약 100배 넘게 큰지 본다. ② VB2를 0.75 V 아래로 내린다. X 마디가 낮아져 M1이 선형으로 빠지고(빨강), 전류가 줄며 곡선이 다시 기운다. Rout이 수 MΩ 아래로 무너진다. ③ VB2를 1.6 V로 올리면 M1은 안전하지만 무릎이 1 V 근처로 올라가 그 아래의 출력 스윙을 잃는다. ④ VOUT을 무릎 아래로 끌어 M2가 빨개지는 것을 본다. (엔진: M1·M2 NMOS 10/1 µm, VIN 0.65 V, 출력에 이상 전압원. Rout은 VOUT 지점의 AC 해석으로 잰다.)

캐스코드는 이득 말고도 두 가지를 준다. 입력 소자 M1의 드레인이 고정되어 있으므로 \(C_{gd1}\)의 밀러 효과가 거의 사라지고(7장), 출력의 흔들림이 입력으로 새어 들어가지 않는다(역방향 격리). 대신 1.8 V 전원에서 소자 두 개의 \(V_{ov}\)와 바이어스 여유를 쌓아야 하므로, 전원 전압이 낮을수록 쓰기 어렵다. 쌓은 캐스코드 대신 공통 게이트를 옆으로 꺾어 붙이는 폴디드 캐스코드가 그래서 나왔다.

캐스코드 부하와 이득 천 배입력 쪽만 캐스코드로 만들고 부하가 단순 PMOS 전류원이면 출력 저항은 \(R_{out,n}\parallel r_{o,p}\) ≈ \(r_{o,p}\)로 제한되어 이득은 거의 늘지 않는다. 출력 마디의 저항은 위아래 중 작은 쪽이 정한다. 그래서 부하도 캐스코드 전류원으로 만들어 위아래를 모두 수십 MΩ로 맞춘 것이 텔레스코픽 캐스코드(Telescopic Cascode)다. 이득 수천을 한 단으로 얻지만 소자 넷이 쌓여 스윙이 가장 좁다.

다섯 구조 한눈에

같은 소자(NMOS 10/1 µm), 같은 전류(50 µA), 같은 부하 커패시터(0.5 pF)로 다섯 구조를 만들어 엔진으로 나란히 잰다. 공통 소스류는 \(R_D\) = 10 kΩ, 소스 팔로워는 NMOS 전류원 부하다. 신호원 저항 \(R_{sig}\)를 바꾸면 입력 임피던스가 다른 구조들의 성적이 어떻게 뒤바뀌는지 보인다.

SIMULATOR

단일단 구조 비교기

표의 행을 누른다
선택 구조 이득—
Rin / Rout—
포화 유지 출력 범위—
−3 dB 대역폭—
해볼 것: ① Rsig 1 kΩ에서 CG의 이득이 CS와 비슷하다. 100 kΩ으로 키우면 CG만 이득이 1 아래로 떨어진다(입력 저항이 1/gm). ② Rsig 100 kΩ에서 CS와 캐스코드의 대역폭을 비교한다. 캐스코드는 Cgd1의 밀러 효과를 피해 더 넓다. ③ SF는 이득 0.8대지만 Rout이 가장 작고 대역폭이 가장 넓다. ④ 전류를 100 µA로 늘리면 gm이 커져 CS류의 이득이 약 1.4배 오르지만 RD 강하가 1 V가 되어 출력 직류(회로도의 값 상자)가 내려간다. 캐스코드는 출력 직류 0.8 V가 포화 하한 0.76 V에 바짝 붙는다. (엔진: 각 구조마다 동작점, DC 스윕 61점(모든 소자 포화인 출력 범위), AC 80점(1 kHz~10 GHz), 입력·출력에 교류 시험 전류를 넣어 Rin·Rout. MOSFET 기생 커패시턴스 포함, CL 0.5 pF.)
구조전압 이득입력 저항출력 저항주된 쓰임
공통 소스\(-g_m(R_D\parallel r_o)\)∞(게이트)\(R_D\parallel r_o\)전압 이득
CS + \(R_S\)\(-g_mR_D/(1+g_mR_S)\)∞≈ \(R_D\)선형·정밀 이득
소스 팔로워≈ \(1/(1+\eta)\)∞≈ \(1/(g_m+g_{mb})\)버퍼, 레벨 시프트
공통 게이트\(+g_mR_D\)(전류 구동 시)≈ \(1/(g_m+g_{mb})\)≈ \(R_D\)전류 버퍼, 입력 정합
캐스코드\(-g_m(R_D\parallel g_{m2}r_{o2}r_{o1})\)∞\(R_D\parallel g_{m2}r_{o2}r_{o1}\)고이득, 고속(밀러 회피)

표와 시뮬레이터가 말하는 것은 하나다. 모든 단일단은 이득, 스윙, 임피던스, 속도 가운데 무엇을 사고 무엇을 파는지가 다를 뿐이다. 실제 증폭기는 이 벽돌들을 이어 붙여 필요한 것만 골라 갖는다. 공통 소스로 이득을, 캐스코드로 출력 저항을, 소스 팔로워로 낮은 출력 임피던스를 얻는 식이다.

AB-1에 적용: 저항 부하로는 70 dB가 안 된다

AB-1 OTA는 70 dB 이상의 이득을 목표로 한다. 이 장의 가장 단순한 벽돌, 저항 부하 공통 소스로 어디까지 가는지 엔진으로 확인한다.

TARGET AB-1타깃 파일 · 4장

저항 부하 CS: 이득 약 8(18 dB), 70 dB에는 약 400배 모자란다

3장에서 고른 NMOS 10/1 µm을 \(V_{GS}\) 0.65 V(\(I_D\) ≈ 62 µA)에 두고 \(R_D\) = 15 kΩ을 달면, 엔진 동작점은 \(V_{OUT}\) ≈ 0.87 V(포화), \(g_m\) ≈ 580 µS, \(r_o\) ≈ 216 kΩ이고 이득은 −8.1(18.2 dB)로 손 계산과 같다. \(R_D\)를 키우면 약 22 kΩ에서 최대 약 11에 이른 뒤 선형 영역으로 무너진다. 70 dB(약 3,160배)를 저항으로 얻으려면 \(R_D\) ≈ 5.4 MΩ이 필요하고, 62 µA에서 그 전압 강하는 약 340 V다. PMOS 전류원 부하로 바꾸면 이득은 약 56(35 dB)으로 오르지만 출력 직류가 \(V_B\) 1 mV당 약 40 mV 움직인다. 캐스코드(\(V_{B2}\) 1.1 V)는 출력 저항을 약 27 MΩ으로 키워 이상 부하 기준 이득 약 1.5만(84 dB)을 주지만, 출력 하한(무릎)이 약 0.6 V로 올라가 스윙을 깎는다.

이 장에서 정한 것저항 부하는 사양 밖. 능동 부하(전류원)와 캐스코드가 필요하다. 이득과 출력 스윙은 맞바꿈이며, 출력 직류 전압은 바이어스로 따로 잡아 줘야 한다.
아직 남은 문제능동 부하의 전류를 입력 쪽 전류와 정확히 맞추는 방법. 캐스코드·전류원의 바이어스 전압을 어디서 얻는가.
다음 단계기준 전류 하나를 여러 곳에 복사하는 전류 미러와 바이어스 회로(5장).

핵심 정리

  1. 공통 소스의 동작점은 \(I_D\)–\(V_{DS}\) 곡선과 부하선의 교점이다. VTC의 가파른 가운데(포화 영역)만 증폭에 쓴다.
  2. 이득은 \(-g_m(R_D\parallel r_o)\)다. \(R_D\)를 키우면 이득이 오르지만 출력 직류가 \(V_{ov}\)에 닿는 순간 선형 영역으로 무너진다. 저항 부하의 이득 상한은 약 \(2(V_{DD}-V_{ov})/V_{ov}\)다.
  3. 공통 소스의 대신호 출력은 위·아래가 다르게 휘어 2차 고조파가 먼저 생긴다. 출력 직류 전압이 위·아래 스윙 여유를 나눈다.
  4. 능동 부하는 이득을 \(g_m(r_{o1}\parallel r_{o2})\)(AB180에서 약 50)로 올리지만 출력 직류가 바이어스 오차에 그만큼 예민해져 피드백이나 미러가 필요하다.
  5. 소스 디제너레이션은 이득을 \(1+g_mR_S\)배 내주고 선형성과 산포 둔감성을 산다. 피드백의 가장 작은 형태다.
  6. 소스 팔로워는 이득 약 \(1/(1+\eta)\), 출력 저항 \(1/(g_m+g_{mb})\)의 버퍼이고 \(V_{GS}\)만큼 레벨을 내린다. 공통 게이트는 입력 저항 \(1/(g_m+g_{mb})\)의 전류 버퍼다.
  7. 캐스코드는 출력 저항을 약 \(g_{m2}r_{o2}\)배 키우고 밀러 효과를 막지만, 소자 하나만큼의 헤드룸을 먹고 바이어스가 틀리면 무너진다.

확인 퀴즈

1. 저항 부하 공통 소스에서 \(g_m\) = 400 µS, \(R_D\) = 20 kΩ, \(r_o\) = 180 kΩ이다. 저주파 전압 이득은?

\(R_D\parallel r_o\) = 20 × 180 / 200 = 18 kΩ, \(A_v = -g_m(R_D\parallel r_o)\) = −400 µS × 18 kΩ = −7.2. 공통 소스는 반전 증폭기이므로 부호가 음이다. \(r_o\)를 무시하면 −8.0이다.

2. 저항 부하 공통 소스의 이득을 키우려고 같은 전류에서 \(R_D\)를 계속 키웠다. 어느 순간 이득이 오히려 급격히 줄어드는 이유는?

\(V_{OUT} = V_{DD}-I_DR_D\)가 \(V_{ov}\)(또는 \(V_{IN}-V_{TH}\)) 아래로 내려가면 소자가 선형 영역에 들어가 \(g_m\)과 \(r_o\)가 함께 무너진다. 이득의 천장은 \(R_D\)가 아니라 헤드룸(전압 예산)이 정한다.

3. \(g_m\) = 500 µS인 공통 소스에 \(R_S\) = 6 kΩ의 소스 디제너레이션을 넣었다. \(R_D\) = 14 kΩ일 때 이득은 대략(바디 효과·\(r_o\) 무시)?

\(1+g_mR_S\) = 1 + 0.5 mS × 6 kΩ = 4. \(A_v = -g_mR_D/(1+g_mR_S)\) = −7.0/4 = −1.75. \(g_mR_S\)가 크면 \(-R_D/R_S\) = −2.33에 다가간다. 이득을 4배 내준 대신 비선형도 그만큼 줄어든다.

4. 소스 팔로워의 바디를 접지에 둔 경우 전압 이득이 1보다 뚜렷이 작은(약 0.8) 주된 이유는?

\(A_v \approx g_m/(g_m+g_{mb}) = 1/(1+\eta)\), \(\eta\) ≈ 0.2면 약 0.83이다. 레벨 시프트는 직류의 문제이고 교류 이득과는 관계없다. 바디를 소스에 묶으면(분리된 웰) 이득이 1에 가까워진다.

5. 공통 게이트 증폭기의 입력 저항이 \(1/(g_m+g_{mb})\)보다 훨씬 커지는 경우는?

\(R_{in} = (R_L+r_o)/(1+(g_m+g_{mb})r_o)\)이다. \(R_L \ll r_o\)면 \(1/(g_m+g_{mb})\)이지만 \(R_L\)이 \(r_o\) 수준이 되면 커지고, \(R_L\to\infty\)면 무한대가 된다. 캐스코드의 M2가 위쪽 부하에 따라 M1에 보이는 저항이 달라지는 것도 이 식이다.