Chapter 13

밴드갭 기준 전압

ADC는 입력을 기준 전압과 비교해 숫자로 바꾼다. 기준이 1% 흔들리면 모든 측정값이 1% 틀린다. 그런데 칩 안의 거의 모든 전압은 온도에 따라 움직인다. 이 장은 온도에 따라 내려가는 다이오드 전압과 올라가는 두 다이오드 전압의 차를 알맞은 비율로 더해, −40 °C에서 125 °C까지 수 mV밖에 변하지 않는 약 1.2 V를 만드는 밴드갭 기준 전압(Bandgap reference)을 다룬다. 왜 하필 1.2 V인지, 왜 완전히 평평하지 않은지, 왜 전원을 켜도 가만히 0 V에 머물 수 있는지를 직접 돌려 본다.

기준 전압 오차가 ADC 코드 오차(LSB)로 바뀌는 비율을 계산한다. 12비트 1.2 V에서 1%는 전 눈금에서 약 41 LSB다.
기판 PNP의 $V_{BE}$가 약 −1.8 mV/K로 내려가는 CTAT 전압이고, 0 K로 연장하면 약 1.2 V(실리콘 밴드갭)에 닿는다는 것을 엔진으로 확인한다.
면적 1:N인 두 PNP의 $\Delta V_{BE} = U_T\ln N$이 절대 온도에 비례하는 PTAT 전압임을 보인다(N = 8 → 53.8 mV, +0.179 mV/K).
$V_{REF} = V_{BE} + K\,\Delta V_{BE}$에서 K를 맞춰 기울기를 0으로 만들고, 상자 방법으로 ppm/°C를 잰다.
증폭기 기반 밴드갭을 엔진으로 풀고, 남는 곡률·증폭기 오프셋·트리밍·스타트업 문제를 다룬다.

왜 기준 전압인가

ADC를 자에 비유하면 기준 전압 $V_{REF}$는 자의 전체 길이다. 12비트 ADC는 $V_{REF}$를 4096칸으로 나누고, 입력이 몇 번째 칸에 있는지를 코드로 낸다. 칸 하나가 LSB(Least significant bit)이고, $V_{REF}$ = 1.2 V면 $1.2/4096$ ≈ 293 µV다.

자가 1% 늘어나면 눈금도 모두 1% 넓어진다. 같은 입력이 더 앞쪽 칸에 떨어지므로 코드가 작아진다. 오차는 입력에 비례해서 0 V 근처에서는 거의 없고 전 눈금에서 가장 크다. 아래에서 기준 오차와 비트 수를 바꿔 같은 입력이 몇 LSB 틀리는지 본다.

SIMULATOR

늘어난 자: 기준 오차가 LSB로

자 위를 끌어 입력을 옮긴다

기준 오차 입력 V_in

1 LSB—

이상적 코드—

실제 코드—

코드 오차—

전 눈금 오차—

해볼 것: ① 12비트, 오차 +1%, 입력 1.0 V에서 코드가 약 34 LSB 작게 나온다. 전 눈금에서는 약 41 LSB다. ② 오차를 0.05%로 줄여도 12비트에서는 전 눈금 약 2 LSB가 남는다. 16비트라면 약 33 LSB다. ③ 입력을 0 V 쪽으로 끌면 오차가 입력에 비례해 줄어드는 것을 본다. 기준 오차는 이득 오차다. (이상적 ADC, 코드 = floor(V_in/V_REF·2^N), 이상 기준 1.200 V, 아래 확대 창은 입력 주변 ±12 LSB)

칸 수가 많을수록 같은 퍼센트 오차가 더 많은 LSB가 된다. 12비트에서 1 LSB는 전 눈금의 약 244 ppm이다. 초기 오차는 공장에서 한 번 재서 보정(트리밍)할 수 있지만, 온도에 따른 변화는 쓰는 동안 계속 일어난다. AB-1의 목표 20 ppm/°C는 −40~125 °C(165 °C) 전체에서 약 0.33%, 즉 전 눈금 약 13 LSB의 이득 변화를 허용한다는 뜻이다.

$$\Delta\text{code} \approx \frac{V_{in}}{V_{REF}}\cdot 2^N\cdot\frac{\Delta V_{REF}}{V_{REF}},\qquad \text{TC} = \frac{V_{max}-V_{min}}{V_{REF}\,(T_{max}-T_{min})}\times 10^6\ \ [\text{ppm/°C}]$$

$N$ 비트 수. 12비트, 전 눈금, 1% → 4096 × 0.01 ≈ 41 LSB. TC는 상자 방법(Box method): 온도 범위 안의 최대·최소 차를 평균값과 온도 폭으로 나눈다. 20 ppm/°C × 165 °C = 3300 ppm ≈ 0.33% → 1.2 V에서 약 4 mV

기준이 필요한 곳은 ADC만이 아니다. LDO는 기준 전압을 확대해 출력 전압을 정하고(14장), 바이어스 회로는 기준 전압을 저항에 걸어 전류를 만든다. 칩 안의 "절대값"은 거의 모두 밴드갭 하나에서 나온다. 밴드갭이 틀리면 칩 전체가 같은 비율로 틀린다.

내려가는 전압: V_BE(CTAT)

CMOS 공정에도 바이폴라 트랜지스터가 숨어 있다. p 기판 위 n 우물 안에 p+ 확산을 만들면 p+(이미터)–n 우물(베이스)–p 기판(컬렉터)의 기판 PNP(Substrate/vertical PNP)가 된다. 컬렉터가 기판이라 늘 접지에 묶이므로, 베이스도 접지에 묶어 다이오드처럼 쓴다. 공정 단계를 추가하지 않고 얻는 소자라 거의 모든 CMOS 밴드갭이 이것을 쓴다.

기판 PNP. p+ 이미터에서 주입된 정공이 n 우물(베이스)을 지나 p 기판(컬렉터)으로 세로로 흐른다. 컬렉터가 기판이므로 접지에서 떼어 낼 수 없고, 베이스까지 접지에 묶어 다이오드로 쓴다. 이미터에 전류 $I$를 흘리면 이미터 전압이 $V_{BE}$다.

이미터에 일정한 전류를 흘리면 $V_{BE} = U_T\ln(I/I_S)$다. 열전압 $U_T = kT/q$는 온도에 비례해 커지지만, 포화 전류 $I_S$가 온도에 따라 훨씬 빨리(대략 10 °C마다 두 배 이상) 커진다. 둘을 합치면 같은 전류를 흘리는 데 필요한 $V_{BE}$가 온도가 오를수록 줄어든다. 절대 온도에 반비례하듯 내려간다고 해서 CTAT(Complementary to absolute temperature)라고 부른다.

아래 엔진이 기판 PNP 하나(c.D(a, 0, {pnp: true, area}))에 전류원을 붙이고 c.T를 −40 °C에서 125 °C까지 바꿔 가며 푼다. 전류와 면적을 바꾸면 곡선이 어떻게 움직이는지, 0 K까지 연장하면 어디에 닿는지 본다.

SIMULATOR

V_BE는 온도가 오르면 내려간다

곡선 위에 올리면 값

이미터 전류 I 이미터 면적 0 K까지 연장해 보기

V_BE @27 °C—

기울기 엔진—

기울기 손 계산—

0 K 연장값—

해볼 것: ① 기본값(10 µA, 면적 1)에서 V_BE ≈ 0.714 V, 기울기 약 −1.8 mV/K를 확인한다. ② 전류를 10배로 올리면 곡선이 약 60 mV(U_T·ln 10) 위로 평행 이동하고, 면적을 8배로 키우면 약 54 mV 아래로 내려간다. 기울기는 조금만 바뀐다. ③ "0 K까지 연장"을 켜면 27 °C에서 그은 접선들이 전류·면적과 무관하게 약 1.2 V 근처에서 만난다. (AB180 기판 PNP 모델: I_S ∝ T³·exp(−E_g/kT), E_g = 1.17 eV, 단위 면적 I_S(300 K) = 10⁻¹⁷ A, 이상 계수 1, 전류는 온도와 무관하게 일정)

접선을 0 K까지 연장하면 거의 한 점에 모인다. 그 점이 실리콘의 밴드갭 전압 $V_{G0}$ ≈ 1.17 V에 $U_T$의 몇 배가 더해진 약 1.2 V다. 0 K에서는 열에너지가 없으므로 전류를 흘리려면 전자를 밴드갭만큼 들어 올려야 한다. 이 "모이는 점"이 이 장의 제목이자 결과 전압이다.

$$V_{BE}(T) = U_T\ln\frac{I}{I_S(T)},\qquad \frac{\partial V_{BE}}{\partial T} = \frac{V_{BE} - V_{G0} - X_{TI}\,U_T}{T} \approx \frac{0.714 - 1.17 - 0.078}{300} \approx -1.78\ \text{mV/K}$$

$I_S \propto T^{X_{TI}}\exp(-qV_{G0}/kT)$, AB180: $X_{TI}$ = 3, $V_{G0}$ = 1.17 V. $U_T$(300 K) = 25.85 mV. 기울기는 $V_{BE}$가 클수록(전류가 클수록) 조금 완만하다. 일반적인 실리콘 접합의 대표값은 약 −1.5 ~ −2 mV/K

올라가는 전압: ΔV_BE(PTAT)

$V_{BE}$ 하나에는 $I_S$의 큰 온도 의존성이 섞여 있다. 그런데 같은 공정의 두 PNP를 서로 다른 전류 밀도로 돌리고 $V_{BE}$의 차를 보면 $I_S$가 나눗셈에서 지워진다. 남는 것은 $U_T$와 밀도 비의 로그뿐이다.

$$\Delta V_{BE} = V_{BE1} - V_{BE2} = U_T\ln\frac{I_1/I_{S}}{I_2/(N I_{S})} = \frac{kT}{q}\ln N \quad (I_1 = I_2)$$

면적 1:N, 같은 전류. N = 8, 300 K → 25.85 mV × ln 8(2.079) = 53.8 mV. 기울기 $(k/q)\ln N$ = 86.2 µV/K × 2.079 = +0.179 mV/K. 공정의 $I_S$나 그 온도 특성이 나타나지 않는다

절대 온도에 정확히 비례하므로 PTAT(Proportional to absolute temperature)라고 부른다. 0 K에서 0이고, 300 K에서 53.8 mV, 400 K에서 71.7 mV다. 아래에서 큰 쪽 PNP의 면적 배수 N을 바꿔 본다. 같은 전류가 N개 단위 소자로 나뉘어 흐르므로 각 소자의 전류 밀도는 1/N이 된다.

SIMULATOR

밀도가 다른 두 PNP의 전압 차

면적 비 N 각 가지 전류 I

ΔV_BE @27 °C 엔진—

U_T·ln N—

기울기—

밀도 비—

해볼 것: ① N = 8에서 ΔV_BE = 53.8 mV, 기울기 +0.179 mV/K를 확인한다. 직선을 왼쪽으로 연장하면 0 K에서 0이다. ② 전류를 1 µA에서 100 µA까지 바꿔도 ΔV_BE는 그대로다. 각 V_BE는 크게 움직이지만 차는 밀도 비만 본다. ③ N = 1이면 차가 0이고, N을 32로 올려도 ln 32 = 3.47이라 89.6 mV밖에 안 된다. 로그라서 N으로 얻는 전압은 빨리 포화된다. (두 PNP는 같은 모델·같은 온도, 직렬 저항 없음. 점 하나는 일정한 전하량, 점의 간격 = 단위 소자당 전류 밀도)

ΔV_BE는 아름다운 성질을 가졌지만 너무 작다. 기울기 +0.179 mV/K로 −1.8 mV/K를 상쇄하려면 약 10배를 해야 한다. N을 키워서 얻으려면 $\ln N$이 10배, 즉 N ≈ 8¹⁰이 필요하니 불가능하다. 그래서 ΔV_BE를 저항으로 전류로 바꾼 뒤, 더 큰 저항에 흘려 전압으로 확대한다. 저항비는 공정 산포와 무관하게 정확하다.

N은 왜 8일까. 공통 중심 배치(12장)를 하기 좋은 수가 1:8이다. 큰 소자 8개가 작은 소자 1개를 3×3 격자로 둘러싸면, 공정 기울기가 두 쪽에 똑같이 걸린다. N이 크면 ΔV_BE가 커져 뒤따르는 증폭기 오프셋의 영향이 줄지만, 면적이 늘고 로그 때문에 이득은 점점 줄어든다.

더하면 평평해진다

내려가는 $V_{BE}$와 올라가는 $K\,\Delta V_{BE}$를 더한다. K가 작으면 합은 여전히 내려가고, 크면 올라간다. 딱 맞는 K에서 기울기가 0이 된다. 아래 그래프의 분홍 곡선(K·ΔV_BE)을 위아래로 끌거나 슬라이더로 K를 바꿔 본다. 아래 그래프는 합에서 27 °C 값을 뺀 차를 mV로 확대한 것이다.

SIMULATOR

K를 끌어 기울기를 0으로

위 그래프를 위아래로 끈다

배율 K

V_BE (CTAT)K·ΔV_BE (PTAT)합 V_REF

V_REF @27 °C—

기울기 @27 °C—

상자 TC—

최소 TC의 K—

해볼 것: ① K를 0에서 올리면 합의 기울기가 −1.8 mV/K에서 점점 줄어 K ≈ 9.5에서 0을 지난다. 그때 V_REF ≈ 1.22 V다. ② 그 근처에서 확대 그래프가 직선이 아니라 위로 볼록한 포물선인 것을 본다. 기울기를 0으로 해도 약 10 ppm/°C가 남는다. ③ K = 10이면 1.25 V, 약 75 ppm/°C로 목표 20을 넘는다. K를 0.05만 바꿔도 TC가 크게 달라진다. (V_BE는 PTAT 전류(27 °C에서 10 µA)로 바이어스한 면적 1 PNP, ΔV_BE는 1:8 쌍을 엔진으로 −40~125 °C에서 풀었다)

기울기가 0이 되는 전압이 거의 1.2 V로 정해져 있다는 것이 핵심이다. 앞에서 본 $V_{BE}$의 0 K 연장값이 $V_{G0} + X_{TI}U_T$ 근처였다. $V_{BE}$에 PTAT 항을 더해 기울기를 없앤다는 것은, 그 직선을 수평으로 돌려 0 K 연장값 높이에 놓는 일이다. 그래서 공정이나 전류를 바꿔도 평평한 합은 늘 약 1.2 V다.

$$V_{REF} = V_{BE} + K\,U_T\ln N,\qquad \frac{\partial V_{REF}}{\partial T} = 0 \;\Rightarrow\; K \approx \frac{1.8\ \text{mV/K}}{0.179\ \text{mV/K}} \approx 10,\qquad V_{REF} \approx V_{G0} + (X_{TI}-1)U_T \approx 1.22\ \text{V}$$

PTAT 전류로 바이어스하면 $V_{BE}$의 온도 지수가 $X_{TI}-1$이 된다. 엔진: K ≈ 9.47에서 $V_{REF}$ = 1.222 V, −40~125 °C 상자 TC ≈ 9.4 ppm/°C(남는 곡률). 손 계산의 "약 10"과 엔진의 9.47 차이는 $V_{BE}$ 기울기가 정확히 −1.8이 아니기 때문이다

왜 이름이 "밴드갭"인가. 출력 전압이 실리콘의 밴드갭 에너지(약 1.12 eV, 0 K로 외삽한 값 약 1.17~1.2 eV)를 전자 전하로 나눈 값과 거의 같기 때문이다. 1971년 Widlar가 바이폴라 공정에서 처음 만들었고, 1974년 Brokaw가 지금 쓰는 2-트랜지스터 셀을 내놓았다. 이 장의 회로는 이를 CMOS의 기판 PNP와 연산 증폭기로 옮긴 형태다.

증폭기로 만든 밴드갭

이제 실제 회로로 만든다. 연산 증폭기가 두 입력 마디 A와 B의 전압을 같게 만든다. 위쪽 저항 R1과 R2가 같으므로 두 가지의 전류도 같다. 왼쪽 가지에는 Q1(면적 1)이, 오른쪽 가지에는 R3와 Q2(면적 N)가 직렬로 있다. A = B이므로 R3 양단에는 $V_{BE1} - V_{BE2} = \Delta V_{BE}$가 걸리고, 가지 전류는 $\Delta V_{BE}/R_3$로 PTAT다. 이 전류가 R2를 흐르면서 ΔV_BE를 R2/R3배로 확대한다.

$$V_{REF} = V_{BE1} + \frac{R_2}{R_3}\,U_T\ln N,\qquad I = \frac{U_T\ln N}{R_3}$$

K = R2/R3. 예: R3 = 5.38 kΩ → I = 53.8 mV / 5.38 kΩ = 10 µA(27 °C), R2 = 9.47 × R3 ≈ 51 kΩ → K ΔV_BE ≈ 0.51 V, $V_{REF}$ ≈ 0.714 + 0.51 ≈ 1.22 V. 저항 산포는 비에서 지워지지만 저항의 온도 계수가 같아야 한다(같은 종류의 저항을 쓴다)

아래는 이 회로를 엔진으로 푼 살아 있는 회로도다. 온도를 바꾸면 마디 전압과 전류(흐르는 점의 속도)가 바뀌고, 오른쪽 그래프에는 같은 회로를 −40~125 °C로 다시 풀어 얻은 $V_{REF}(T)$가 그려진다. 저항비 K를 움직여 곡선을 회전시키고 20 ppm/°C 상자 안에 넣어 본다. 소자를 누르면 동작점이 아래에 뜬다.

SIMULATOR

살아 있는 밴드갭: 온도와 저항비

소자를 누르면 동작점

온도 저항비 K = R2/R3

소자를 눌러 본다

Q1·Q2(기판 PNP), R1·R2·R3, 증폭기 A1을 누르면 동작점이 여기에 뜬다.

V_REF—

가지 전류—

ΔV_BE(R3 양단)—

상자 TC(−40~125 °C)—

27 °C 대비—

해볼 것: ① 기본값 K = 10에서 V_REF ≈ 1.25 V, 곡선이 오른쪽으로 올라가 약 75 ppm/°C다. 상자 밖이다. ② K를 천천히 내려 9.47 근처에서 곡선이 언덕 모양으로 누워 약 9 ppm/°C가 되는 것을 본다. 이때 V_REF ≈ 1.222 V. ③ 온도를 −40 °C와 125 °C로 옮겨 Q1의 V_BE는 약 0.30 V나 변하지만 V_REF는 수 mV만 변하는 것을 본다. N = 24로 바꾸면 ΔV_BE가 커져 필요한 K가 약 6으로 준다. (증폭기는 이득 10⁴의 이상적 전압 제어 전압원 c.E, R3 = U_T·ln N / 10 µA, R1 = R2 = K·R3, 저항 온도 계수 0, 기판 PNP는 AB180 모델)

저항비 0.5%(K 9.47 → 9.52)의 차이가 이 모델의 상자 TC를 약 9.8에서 12.6 ppm/°C로 약 29% 늘린다. 그래서 실제 칩은 R2를 몇 비트로 잘게 나눠 두고 측정 후 고른다(트리밍). 회로 자체에는 저항, PNP, 증폭기만 있고 모두 비(ratio)로만 결과에 들어간다. 이것이 밴드갭이 공정 산포에 강한 이유다. 단, 증폭기는 비로 상쇄되지 않는 것 하나를 들여온다. 바로 오프셋이다.

증폭기 입력은 0.7 V 근처다. 입력 공통 모드가 $V_{BE}$ ≈ 0.5~0.85 V(−40~125 °C)이므로 증폭기는 이 범위에서 동작해야 한다. NMOS 입력 쌍이면 $V_{GS}$와 꼬리 전류원 $V_{DS,sat}$이 들어갈 자리가 빠듯하다. AB-1 OTA(NMOS 입력, 9장)를 쓰려면 저온에서 V_BE가 올라갈 때의 여유를 확인해야 한다. PMOS 입력이나 저항 분할로 공통 모드를 낮추는 변형도 흔하다.

곡률, 오프셋, 트리밍

곡률: 남는 포물선

K를 아무리 잘 맞춰도 엔진은 약 9 ppm/°C를 남겼다. $V_{BE}$가 온도에 대해 정확한 직선이 아니기 때문이다. $I_S$의 $T^{X_{TI}}$ 항에서 $T\ln T$ 꼴의 굽은 항이 나오고, PTAT 항은 직선이라 이것을 지우지 못한다. 결과는 27 °C 근처에서 꼭대기를 가진 언덕 모양의 포물선이다. 아래에서 K를 미세하게 조정해 언덕을 기울여 보고, 곡률 보정 항을 더해 본다.

SIMULATOR

곡률: 기울기 0 다음에 남는 것

곡선 위에 올리면 값

K 미세 조정 곡률 보정 강도 κ

상자 TC—

최대−최소—

꼭대기 온도—

목표 20 ppm/°C—

해볼 것: ① κ = 0, K = 9.475에서 언덕 높이 약 1.9 mV, 상자 TC 약 9.4 ppm/°C를 본다. 꼭대기는 온도 범위 가운데 근처다. ② K를 9.40이나 9.55로 옮기면 언덕이 기울어 한쪽 끝이 내려가면서 TC가 커진다. 최적 K는 곡선 양 끝의 높이가 같아지는 점이다. ③ κ를 1로 올리면 포물선이 거의 사라져 1 ppm/°C 아래가 된다. 1.5로 올리면 거꾸로 골짜기가 생긴다. (V_REF는 엔진 밴드갭(N = 8), 보정은 κ·(X_TI−1)·(k/q)·[T·ln(T/T₀) − (T − T₀)]를 더하는 이상적 항, T₀ = 300 K)

곡률 보정은 이 $T\ln T$ 항을 만드는 회로를 하나 더 붙이는 일이다. 대표적인 방법은 PTAT 전류로 돌린 $V_{BE}$와 온도와 무관한 전류로 돌린 $V_{BE}$의 차가 정확히 $(k/q)T\ln(T/T_0)$ 꼴이라는 성질을 쓰는 것이다. 이 차를 저항으로 전류로 바꿔 섞는다. 저항의 2차 온도 계수, 증폭기 오프셋의 온도 의존성까지 남아 있으므로 실제 칩에서 보정 후 얻는 값은 대략 수 ppm/°C 수준이다. AB-1의 20 ppm/°C에는 보정이 필요 없다.

증폭기 오프셋은 확대된다

증폭기 입력에 오프셋 $V_{OS}$가 있으면 R3에는 $\Delta V_{BE}$ 대신 $\Delta V_{BE} + V_{OS}$가 걸린다. 이것이 ΔV_BE와 똑같이 R2/R3배 확대된다. 53.8 mV를 만들려고 애쓴 신호 옆에 2 mV 오프셋이 붙으면 4%가 틀린다.

$$\Delta V_{REF} \approx \left(1 + \frac{R_2}{R_3}\right)V_{OS} \approx 10.5\,V_{OS}$$

엔진으로 구한 배율은 약 11.5다(오프셋이 가지 전류 비도 바꿔 $\Delta V_{BE}$가 조금 달라진다). AB-1 OTA 크기의 입력 쌍이라면 $\sigma_{V_{OS}}$ ≈ 2.1 mV → $\sigma_{V_{REF}}$ ≈ 24 mV(약 2%). 12비트에서 약 80 LSB. N을 키우면 ΔV_BE가 커져 같은 V_REF에 필요한 K가 줄고 배율도 준다

오프셋만이 아니다. PNP의 $I_S$가 웨이퍼마다 ±수십 % 다르면 $V_{BE}$가 $U_T\ln(1+\varepsilon)$만큼 움직인다. 두 오차는 생김새가 다르다. $I_S$ 오차는 $U_T$에 비례하므로 PTAT 꼴이고, 오프셋 오차는 온도와 무관한 상수다. 아래에서 칩 120개를 만들고 R2(K)를 디지털 비트로 트리밍해서 27 °C 값을 1.222 V에 맞춰 본다.

SIMULATOR

칩 120개의 트리밍: 오차의 생김새

점 위에 올리면 칩 정보

오프셋 σ_VOS I_S 산포 σ

σ(27 °C 오차)—

TC 중앙값—

TC 최대—

상자 안 칩—

트림 1단계—

해볼 것: ① 기본값(σ_VOS 2.1 mV, I_S 10%)의 트림 전 점들은 ±수십 mV로 퍼져 있다. "R2 트림 후"를 누르면 오차는 모두 ±수 mV 안으로 모이지만 TC가 위로 흩어진다. ② σ_VOS를 0으로 내리고 다시 트리밍하면 I_S 산포가 커도 TC까지 거의 다 고쳐진다. PTAT 오차는 PTAT 손잡이(K)로 지울 수 있다. ③ 반대로 I_S 산포를 0, σ_VOS 3 mV로 두면 트림 후 TC가 수십 ppm/°C로 퍼진다. 3비트면 오차 자체도 다 못 지운다. (칩마다 V_OS ~ N(0, σ), Q1·Q2 공통 I_S 배수 exp(N(0, σ)), K 트림 범위 9.47 ± 1.6, 목표 상자 = |오차| ≤ 3 mV(0.25%) 그리고 TC ≤ 20 ppm/°C, 각 칩은 엔진으로 12개 온도에서 푼다)

결론은 분명하다. 트리밍 손잡이는 오차와 같은 생김새여야 한다. R2 트림은 PTAT 항을 움직이므로 $I_S$ 산포(PTAT 꼴)는 값과 TC를 동시에 고치지만, 상수 꼴인 오프셋을 R2로 메우면 값은 맞아도 기울기가 어긋난다. 그래서 정밀 밴드갭은 오프셋을 먼저 줄인다. 입력 쌍을 크게 하고(12장의 $1/\sqrt{WL}$), N을 키워 배율을 낮추고, 초핑으로 오프셋을 아예 변조해 버리거나, 증폭기 오프셋 자체를 트리밍한다.

스타트업: 0 전류 해

밴드갭에는 위험한 비밀이 있다. 모든 전류가 0이고 모든 마디가 0 V인 상태도 회로 방정식을 만족한다. 증폭기 입력 A와 B가 둘 다 0 V면 차가 0이라 출력도 0이고, 출력이 0이면 가지 전류도 0이다. 전원을 켰는데 이 상태에 머물면 칩은 기준 전압 없이 죽은 채로 있다.

그림으로 보면 이해가 쉽다. 증폭기가 A = B = V로 만들 때, 왼쪽 가지(Q1)와 오른쪽 가지(R3 + Q2)에 흐를 수 있는 전류를 V의 함수로 그린다. 회로는 두 가지 전류가 같은 점(R1 = R2이므로)에서만 서 있을 수 있다. 두 곡선은 동작점에서 한 번 만나고, 원점에서 또 만난다. 아래에서 엔진 c.op({guess})에 넘기는 초기값을 끌어 어느 해로 떨어지는지 본다.

SIMULATOR

두 곡선, 두 교점: 초기값이 결과를 고른다

오른쪽 막대를 위아래로 끌어 초기값을 고른다

왼쪽 가지 Q1오른쪽 가지 R3 + Q2(×8)엔진이 수렴한 점

초기값 V_REF—

수렴한 V_REF—

가지 전류—

상태—

해볼 것: ① 초기값을 1.2 V 근처에 두면 엔진이 1.222 V, 10 µA의 동작점에 수렴한다. ② 초기값을 0.5 V 아래로 끌어내리면 엔진이 V_REF ≈ 0, 전류 ≈ 0에 "수렴"한다. 엔진은 틀리지 않았다. 그것도 해다. ③ 0.6 V 근처 초기값에서는 V_REF가 0.4 V 남짓인데 전류는 nA 수준인 이상한 해가 나온다. 낮은 전류 쪽에서 두 곡선이 모두 0에 붙어 있어서, 증폭기 이득이 유한하면 그 근처도 해가 될 수 있다. 이것도 "꺼진" 상태다. (증폭기 이득 10⁴의 c.E, N = 8, K = 9.475, 27 °C. 초기값은 VREF와 A·B·C 마디에 함께 준다. 곡선은 A = B를 가정한 손 계산)

시뮬레이터에서는 초기값으로 해를 고를 수 있지만, 실제 칩에는 그런 손잡이가 없다. 전원이 천천히 올라오면 모든 마디는 0에서 출발하고, 0 전류 상태는 안정할 수 있다. 그래서 거의 모든 밴드갭에 스타트업 회로(Start-up circuit)가 붙는다. 출력이 낮으면 이를 감지해 한쪽 가지에 전류를 밀어 넣고, 회로가 정상 동작점에 올라서면 스스로 꺼진다.

아래 오실로스코프는 전원 V_DD를 0에서 1.8 V로 올리는 과도 해석이다. 스타트업 회로는 V_REF를 입력으로 받는 인버터(Mp, Mn)와, 인버터 출력 X가 높을 때 A 마디에 전류를 넣는 Ms로 되어 있다. 체크를 끄고 켜 본다.

SIMULATOR

전원을 켠다: 스타트업 회로의 유무

스타트업 회로 V_DD 상승 시간

V_DDV_REF인버터 출력 XMs 전류(0.1 µA/div)

최종 V_REF—

정착(±1%) 시각—

정착 후 Ms 전류—

해석—

해볼 것: ① 스타트업을 끄고 전원을 켜면 V_DD는 1.8 V까지 올라가는데 V_REF는 0 V에 그대로 있다. ② 스타트업을 켜면 X가 V_DD를 따라 올라가 Ms가 전류를 넣고, V_REF가 1.22 V에 올라서면 X가 0으로 떨어져 Ms 전류가 사실상 0이 된다. ③ 상승 시간을 바꿔도 결과는 같다. 정상 상태에서 Ms가 완전히 꺼지는지가 좋은 스타트업의 조건이다(새는 전류는 V_REF 오차가 된다). (증폭기 = gm 100 µS, 출력 저항 100 MΩ(이득 10⁴), 1 pF의 1극 모델 + 단위 이득 버퍼. 인버터 Mp 1/10 µm, Mn 2/1 µm, Ms 1/4 µm. c.tran 1000스텝)

스타트업 회로를 설계할 때는 세 가지를 본다. 첫째, 모든 온도·전원·공정 모서리에서 0 상태를 확실히 벗어나는가. 둘째, 정상 동작에서 완전히 꺼지는가. Ms가 nA만 새도 A 마디 전류가 어긋나 V_REF가 틀린다. 셋째, 전원이 아주 천천히 올라오거나 순간적으로 떨어졌다 돌아와도 동작하는가. 이 확인은 DC 해석으로는 할 수 없다. 이 시뮬레이터처럼 과도 해석으로 전원을 올려 봐야 한다. 엔진의 DC 해석도 스타트업이 붙은 회로를 모든 마디 0에서 출발시키면 수렴하지 못한다(엔진 한계, 초기값을 주면 수렴한다).

전류 모드 밴드갭과 실전 사양

지금까지의 회로는 출력이 늘 약 1.2 V다. 전원이 1.2 V보다 낮거나, 1.2 V보다 작은 기준(예: 0.6 V)이 필요하면 어떻게 할까. 1999년 Banba 등이 발표한 전류 모드 밴드갭(Current-mode bandgap)은 전압이 아니라 전류를 더한다. PTAT 전류 $\Delta V_{BE}/R_0$와 CTAT 전류 $V_{BE}/R_1$을 같은 마디에서 합치고, 그 합을 PMOS 미러로 복사해 R2에 흘린다.

전류 모드(Banba) 밴드갭. 증폭기가 A와 B를 같게 만들면 두 R1에는 같은 $V_{BE1}$이 걸려 CTAT 전류 $V_{BE}/R_1$이 흐르고, R0에는 $\Delta V_{BE}$가 걸려 PTAT 전류가 흐른다. 각 PMOS 전류는 두 전류의 합이고, M3가 이를 R2에 복사한다. 괄호 안은 앞 절의 1.2 V 조합 그대로이고, 앞의 R2/R1이 그것을 원하는 크기로 줄인다. 그래서 1 V 아래의 기준도, 1 V 남짓한 전원도 가능하다.

엔진으로 같은 회로를 풀면(PMOS 20/2 µm, R0 5.38 kΩ, R2 25 kΩ, R1을 TC 최소가 되게 고르면 약 54 kΩ) 27 °C에서 약 0.584 V, −40~125 °C 상자 TC 약 9.5 ppm/°C가 나온다. 전원을 1.8 V에서 1.0 V까지 내려도 PMOS가 포화를 유지하는 동안은 값이 약 10 mV 안에서 움직이고, 0.9 V에서는 PMOS가 선형 영역으로 빠져 무너진다. 이 구조의 전원 하한은 대략 $V_{BE} + |V_{DS,sat}|$ ≈ 1 V로, 앞 절 회로(1.22 V + 증폭기 출력 여유)보다 낮다.

전원 잡음 제거와 잡음: 맛보기

기준 전압은 DC만 정확하면 끝이 아니다. 전원에 실린 스위칭 잡음이 V_REF로 새면 ADC에서는 신호처럼 보인다. 이 비율이 PSRR(Power supply rejection ratio)이고, 증폭기의 루프 이득이 클 때는 높지만 루프 이득이 줄어드는 높은 주파수에서는 낮아진다. 단순한 밴드갭의 대표값은 DC에서 약 60~80 dB, 수 MHz에서는 약 20~40 dB 수준이다. 출력에 큰 RC 필터를 달거나, LDO(14장) 뒤에 두거나, 캐스코드로 미러를 강화해 개선한다.

밴드갭 출력 잡음은 증폭기 입력 환산 잡음이 오프셋과 똑같이 $(1 + R_2/R_3)$배로 확대된 값이 대부분이다. AB-1 OTA처럼 1 kHz에서 약 54 nV/√Hz인 증폭기라면 출력에서 약 0.6 µV/√Hz가 된다. 대표적인 밴드갭의 출력 잡음 밀도는 약 0.1~1 µV/√Hz 수준이고, 1/f 잡음이 커서 낮은 주파수에서 더 크다(11장). 그래서 ADC 기준 경로에는 수 kHz 아래로 자르는 필터와 큰 커패시터가 흔히 붙는다.

항목	AB-1 밴드갭(엔진, 이 장)	업계 대표값(약)
출력 전압	1.222 V	1.15~1.25 V(전압 모드), 0.5~1 V(전류 모드)
온도 계수(−40~125 °C)	약 9.4 ppm/°C(최적 K)	보정 없이 10~50, 보정·트림 후 수 ppm/°C
초기 정확도(트림 전)	σ 약 24 mV(σ_VOS 2.1 mV)	±1~3%
가지 전류	10 µA × 2	수 µA~수십 µA
PSRR(DC / 1 MHz)	—	약 60~80 dB / 약 20~40 dB
출력 잡음(1 kHz)	약 0.6 µV/√Hz(OTA 잡음 × 11)	약 0.1~1 µV/√Hz

TARGET AB-1타깃 파일 · 13장

ΔV_BE 53.8 mV × K 9.47 + V_BE 0.714 V = 1.222 V, 엔진 9.4 ppm/°C < 목표 20

AB-1의 기준은 면적 1:8 기판 PNP 쌍, 저항 R3 = 5.38 kΩ(가지 전류 10 µA), R1 = R2 ≈ 51 kΩ(K ≈ 9.47), 증폭기 하나로 만든다. 27 °C에서 Q1의 $V_{BE}$는 0.714 V이고 기울기는 약 −1.8 mV/K, ΔV_BE = $U_T\ln 8$ = 53.8 mV이고 기울기는 +0.179 mV/K다. 기울기를 지우려면 ΔV_BE를 약 10배 해야 하고, 결과는 약 1.2 V다. 엔진으로 −40~125 °C를 풀면 최적 K = 9.47에서 $V_{REF}$ = 1.222 V, 최대−최소 약 1.9 mV, 상자 TC 약 9.4 ppm/°C로 목표 20 ppm/°C를 만족한다. 다만 K = 10이면 약 75 ppm/°C라서 저항비를 0.5% 단위로 맞춰야 한다. 증폭기 오프셋은 약 11.5배로 확대되어 σ_VOS 2.1 mV면 σ_VREF 약 24 mV(2%)다. 이를 R2로 트리밍하면 값은 맞지만 TC가 흩어지므로, 오프셋 자체를 줄여야 한다. 0 전류 해를 피하는 스타트업 회로가 필요하다.

이 장에서 정한 것N = 8(3×3 공통 중심), 가지 전류 10 µA, K ≈ 9.47, V_REF ≈ 1.22 V. 곡률 보정은 하지 않는다(9.4 ppm/°C < 20). R2 트림 5비트 이상. 인버터 + 주입 트랜지스터 스타트업. 증폭기 입력 공통 모드 0.5~0.85 V.

아직 남은 문제1.22 V 기준은 전류를 거의 낼 수 없고, 배터리 전압(2.5~3.6 V)에 실린 잡음이 그대로 들어온다. 칩 전체에 쓸 깨끗한 1.8 V 전원을 10 mA까지 어떻게 만들까?

다음 단계14장 LDO 레귤레이터에서 이 기준 전압을 확대해 배터리에서 1.8 V를 만든다.

핵심 정리

기준 전압은 ADC 자의 길이다. 기준 오차는 이득 오차가 되어 전 눈금에서 $2^N\cdot\Delta V_{REF}/V_{REF}$ LSB가 된다. 12비트에서 1%는 약 41 LSB.
기판 PNP의 $V_{BE}$는 CTAT로 약 −1.8 mV/K(10 µA에서 0.714 V). 전류·면적은 곡선을 평행 이동시키고, 0 K 연장값은 약 1.2 V에 모인다.
면적 1:N 쌍의 $\Delta V_{BE} = U_T\ln N$은 PTAT이고 공정의 $I_S$와 무관하다. N = 8 → 53.8 mV, +0.179 mV/K.
$V_{REF} = V_{BE} + K\Delta V_{BE}$. K ≈ 10(엔진 9.47)에서 기울기가 0이 되고, 그때의 전압은 늘 약 1.2 V($V_{G0} + (X_{TI}-1)U_T$)다.
증폭기 기반 밴드갭은 A = B를 강제해 R3에 ΔV_BE를 걸고 R2/R3로 확대한다. 결과는 저항비와 면적비로만 정해진다. 상자 TC는 (최대 − 최소)/(V·ΔT).
기울기 0 다음에는 $T\ln T$ 곡률이 남는다(AB-1 약 9.4 ppm/°C). 보정 항으로 수 ppm/°C까지 줄일 수 있다.
증폭기 오프셋은 약 $(1+R_2/R_3)$배 확대된다. PTAT 꼴 오차($I_S$)는 R2 트림으로 값과 TC를 같이 고치지만, 상수 꼴 오차(오프셋)는 TC를 망친다.
밴드갭에는 0 전류 해가 있다. 스타트업 회로가 0 상태를 벗어나게 하고 정상 동작에서는 완전히 꺼져야 하며, 과도 해석으로 확인한다. 1 V 아래 기준은 전류 모드(Banba)로 만든다.

확인 퀴즈

1. 면적 1:16인 두 기판 PNP에 같은 전류를 흘린다. 27 °C(300 K)에서 ΔV_BE는 대략?

$\Delta V_{BE} = U_T\ln N$ = 25.85 mV × ln 16(2.773) ≈ 71.7 mV. N = 8의 53.8 mV보다 ln 2 × 25.85 ≈ 17.9 mV만 크다. 로그라서 면적을 두 배로 해도 전압은 조금만 는다.

2. 서로 다른 공정에서 만든 밴드갭이 모두 기울기 0 지점에서 약 1.2 V를 내는 가장 근본적인 이유는?

$V_{BE}(T) \approx V_{G0} - (V_{G0} - V_{BE0})T/T_0 + $(작은 곡률). 여기에 PTAT 항 $cT$를 더해 기울기를 지우면 남는 것은 상수항 $V_{G0}$에 $(X_{TI}-1)U_T$ 정도를 더한 값, 약 1.2 V다. $I_S$나 전류는 직선의 기울기만 바꾸고 0 K 연장점은 거의 그대로다.

3. 증폭기 기반 밴드갭에서 R2/R3 = 9.5이고 증폭기 입력 오프셋이 +2 mV다. 손 계산으로 V_REF 오차는 대략?

오프셋은 R3 양단 전압에 그대로 더해져 ΔV_BE와 함께 확대되고, Q1 쪽 $V_{BE}$ 경로에도 더해진다. $\Delta V_{REF} \approx (1 + R_2/R_3)V_{OS}$ = 10.5 × 2 mV = 21 mV(약 1.7%). 엔진은 가지 전류 비의 변화까지 넣어 약 23 mV를 준다.

4. 시뮬레이터에서 밴드갭의 DC 동작점을 구했더니 V_REF = 0 V, 모든 전류 0이 나왔다. 가장 알맞은 해석과 조치는?

A = B = 0 V면 증폭기 출력도 0이고 가지 전류도 0이라 모든 식이 성립한다. DC 해석은 초기값에 따라 어느 해든 찾을 수 있다. 실제 칩에서도 전원이 천천히 오르면 이 상태에 머물 수 있으므로, 0 상태를 감지해 전류를 넣고 정상 동작에서 꺼지는 스타트업 회로가 필요하다.

5. 트림 전 칩들의 V_REF 오차가 주로 PNP 포화 전류 $I_S$ 산포에서 온다. 27 °C에서 R2(K)만 트리밍해 V_REF를 목표값에 맞추면 TC는?

$I_S$가 $(1+\varepsilon)$배면 $V_{BE}$가 $-U_T\ln(1+\varepsilon)$만큼 움직이고, 이는 절대 온도에 비례한다. K를 바꾸면 PTAT 항이 움직이므로 한 온도에서 값을 맞추면 모든 온도에서 맞는다. 반면 증폭기 오프셋처럼 상수 꼴인 오차를 K로 메우면 기울기가 틀어진다.

왜 기준 전압인가

늘어난 자: 기준 오차가 LSB로

내려가는 전압: VBE(CTAT)

VBE는 온도가 오르면 내려간다

올라가는 전압: ΔVBE(PTAT)

밀도가 다른 두 PNP의 전압 차

더하면 평평해진다

K를 끌어 기울기를 0으로

증폭기로 만든 밴드갭

살아 있는 밴드갭: 온도와 저항비

소자를 눌러 본다

곡률, 오프셋, 트리밍

곡률: 남는 포물선

곡률: 기울기 0 다음에 남는 것

증폭기 오프셋은 확대된다

칩 120개의 트리밍: 오차의 생김새

스타트업: 0 전류 해

두 곡선, 두 교점: 초기값이 결과를 고른다

전원을 켠다: 스타트업 회로의 유무

전류 모드 밴드갭과 실전 사양

전원 잡음 제거와 잡음: 맛보기

ΔVBE 53.8 mV × K 9.47 + VBE 0.714 V = 1.222 V, 엔진 9.4 ppm/°C < 목표 20

핵심 정리

확인 퀴즈

내려가는 전압: V_BE(CTAT)

V_BE는 온도가 오르면 내려간다

올라가는 전압: ΔV_BE(PTAT)

ΔV_BE 53.8 mV × K 9.47 + V_BE 0.714 V = 1.222 V, 엔진 9.4 ppm/°C < 목표 20