Chapter 14

LDO 레귤레이터

13장의 밴드갭은 온도와 무관한 1.2 V를 만들었다. 하지만 그 기준 전압은 전류를 거의 내지 못하고, 칩의 실제 전원은 방전되는 배터리다. 2.5~3.6 V로 출렁이는 배터리에서 10 mA를 끌어가도 흔들리지 않는 1.8 V를 만드는 회로가 LDO(Low-dropout regulator)다. 구조는 단순하다. 큰 PMOS 하나를 오차 증폭기가 피드백으로 조인다. 그런데 그 PMOS의 크기, 출력 커패시터, 부하 전류가 드롭아웃·과도 응답·안정도·전원 잡음 제거를 모두 맞바꾼다. 이 장은 그 맞바꿈을 엔진으로 돌려 보며 AB-1의 LDO를 정한다.

왜 레귤레이터가 필요한가

AB-1은 리튬 배터리 하나로 동작한다. 배터리 전압은 충전 직후 약 3.6 V에서 방전 끝 무렵 약 2.5 V까지 내려간다. 그런데 AB180 공정의 코어 소자는 1.8 V용이다. 3.6 V를 그대로 걸면 게이트 산화막이 버티지 못하고, 2.5 V와 3.6 V 사이를 오가는 전원으로는 9장 OTA의 동작점도 매번 달라진다.

전압이 천천히 바뀌는 것만 문제가 아니다. 같은 배터리를 나눠 쓰는 디지털 회로(SAR 논리, 클록, 직렬 인터페이스)는 클록 모서리마다 수 ns 안에 수 mA를 끌어간다. 배터리와 배선의 저항 몇 Ω만 있어도 전원이 수십 mV씩 꺼진다. 근처의 스위칭 전원이 만드는 수백 kHz 잔물결도 섞인다. 12비트 ADC의 LSB가 293 µV라는 것을 생각하면, 이 잡음이 기준 전압이나 OTA에 그대로 들어가는 것은 받아들일 수 없다.

아래 시뮬레이터는 내부 저항 3 Ω짜리 배터리에 디지털 부하(1 mA 바탕에 10 mA 버스트)와 200 kHz 잔물결을 얹었다. 레귤레이터 없이 칩에 전원을 바로 주는 경우와 LDO를 거치는 경우를 같은 스코프로 본다.

SIMULATOR

배터리를 그대로 쓰면 전원이 춤춘다

칩 전원 평균—
칩 전원 흔들림 (p-p)—
배터리 2.5 → 3.6 V일 때 전원 변화—
판정—
해볼 것: ① "레귤레이터 없음"에서 칩 전원은 배터리 전압 그 자체다. 디지털 버스트마다 30 mV(3 Ω × 10 mA)씩 꺼지고 잔물결이 그대로 실린다. ② LDO로 바꾸면 위 화면에서 출력은 평평한 1.8 V 선이고, 아래 확대 화면(mV 단위)에서야 흔들림이 보인다. ③ 배터리를 2.0 V까지 내리면 LDO도 더는 1.8 V를 지키지 못한다. 이것이 드롭아웃이다(3절). (AN.circuit 과도 해석, 20 µs, 10 ns 간격. LDO는 이 장의 등가 모델: 이상 기준 1.2 V, 이득 100의 오차 증폭기, PMOS W/L = 200/0.18 µm, Cout 1 µF.)

LDO를 거치면 배터리 전압이 1 V 넘게 바뀌어도 출력은 mV 단위로만 움직이고, 10 mA 버스트와 200 kHz 잔물결도 수 mV 아래로 줄어든다. 레귤레이터의 성능은 이 세 가지로 나눠 잰다. 입력 전압 변화에 대한 라인 레귤레이션(Line regulation), 부하 전류 변화에 대한 로드 레귤레이션(Load regulation)과 부하 과도 응답, 그리고 입력 잡음을 주파수별로 얼마나 막는지 나타내는 PSRR(Power supply rejection ratio)이다.

왜 "낮은 드롭아웃"인가 오래된 선형 레귤레이터는 NPN 달링턴을 패스 소자로 써서 입력이 출력보다 1.5~2 V 높아야 했다. 배터리 3.0 V로 1.8 V를 만들기에는 너무 큰 여유다. PMOS 패스 소자는 게이트를 접지 쪽으로 끌어 내리기만 하면 되므로, 소스-드레인 사이에 수백 mV만 남아도 전류를 낸다. 이 여유가 드롭아웃 전압(Dropout voltage)이고, 그것이 작다는 뜻에서 LDO라 부른다.

LDO의 구조: 큰 PMOS 하나와 피드백

LDO는 8장의 피드백 증폭기를 전원에 적용한 것이다. 출력을 저항 분배기로 나눈 \(V_{FB}\)를 기준 전압 \(V_{REF}\)와 비교하고, 오차 증폭기가 그 차이로 PMOS 패스 소자의 게이트를 움직인다. 출력이 내려가면 \(V_{FB} < V_{REF}\)가 되어 게이트가 내려가고, PMOS의 \(V_{SG}\)가 커져 전류를 더 낸다. 루프 이득이 크면 \(V_{FB}\)는 \(V_{REF}\)에 붙어 있게 된다.

VIN 2.5~3.6 V (배터리) MP 패스 소자 W/L = 200/0.18 µm −+ 오차 증폭기 VG +− VREF1.2 V VOUT 1.8 V R1 150 kΩ R2 300 kΩ VFB = VOUT·R2/(R1+R2) Cout 1 µF(+ ESR) ILOAD 접지 부하 전류 경로
그림 14-1. PMOS 패스 소자를 쓰는 LDO. 오차 증폭기는 \(V_{FB}\)를 + 입력에, \(V_{REF}\)를 − 입력에 받는다(PMOS는 게이트가 올라가면 전류가 줄기 때문에 부호가 뒤집혀 있다). 분배비 \(R_2/(R_1+R_2)\) = 2/3이므로 \(V_{OUT} = 1.2 \times 1.5 = 1.8\) V다. 분배기에는 약 4 µA만 흐르고, 부하 전류는 거의 전부 패스 소자를 지나간다.
$$V_{OUT} = V_{REF}\left(1 + \frac{R_1}{R_2}\right),\qquad T_0 = A\cdot \beta\cdot g_{mp}\,R_{out},\qquad \beta = \frac{R_2}{R_1+R_2}$$
\(V_{REF}\) = 1.2 V, \(R_1\) = 150 kΩ, \(R_2\) = 300 kΩ, β = 2/3. 오차 증폭기 이득 \(A\) ≈ 100(40 dB, AB-1 OTA 1단과 같은 5트랜지스터 단). \(g_{mp}\)는 패스 소자의 gm(10 mA에서 약 55 mS), \(R_{out} = r_{op}\parallel(R_1+R_2)\)(10 mA에서 약 360 Ω). 10 mA에서 직류 루프 이득 \(T_0\) ≈ 100 × 0.67 × 55 mS × 360 Ω ≈ 1,300(약 62 dB).

아래 회로도는 엔진(AN.circuit)이 푼 동작점을 그대로 그린다. \(V_{IN}\)과 부하 전류를 바꿔 보고, 소자를 눌러 패스 소자가 어느 영역에 있는지 보라. 움직이는 점의 속도는 그 가지의 전류에 비례한다.

SIMULATOR

살아 있는 LDO: 게이트가 부하를 따라 움직인다

소자를 누르면 동작점이 보인다
패스 소자 MP를 눌러 보라.
VOUT—
VSG / VSD (패스)—
패스 소자 영역—
직류 루프 이득 T0—
효율 Pout/Pin—
해볼 것: ① ILOAD를 0.01 mA에서 20 mA로 올리면 게이트 전압이 내려가고(VSG 증가) 출력은 몇 mV만 내려간다. 루프가 게이트를 움직여 전류를 맞춘다. ② VIN을 3.6 V에서 2.5 V로 내려도 출력은 거의 그대로다. 게이트가 VIN을 따라 내려가기 때문이다. ③ VIN을 1.9 V 아래로 내리면 VSD가 줄어 패스 소자가 선형 영역(빨강)으로 빠지고, 게이트가 바닥(0.2 V)에 붙은 뒤에는 출력이 입력을 따라 떨어진다. (AN.circuit 동작점. 오차 증폭기는 비선형 E 소스: 출력 = VIN − VSG, VSG = 0.8 V − 100·(VFB − VREF)를 0 ~ VIN − 0.2 V로 부드럽게 제한, 출력 저항 20 kΩ. 패스 소자는 AB180 PMOS, 제곱 법칙 + 약반전 모델.)

보았듯이 부하 전류가 1000배 바뀌어도 출력은 수 mV만 움직인다. 그 대신 게이트 전압이 1 V 가까이 움직인다. 오차 증폭기의 일은 "출력을 지키기 위해 게이트를 얼마든지 움직이는 것"이고, 루프 이득이 그 정확도를 정한다. 부하가 0에 가까우면 패스 소자는 약반전으로 들어가 gm이 작아지고, 이것이 뒤의 안정도 이야기에서 다시 등장한다.

NMOS 패스는 왜 안 쓰나 NMOS 소스 팔로워를 패스로 쓰면 출력 임피던스가 \(1/g_m\)로 낮아 안정도가 쉽다. 하지만 게이트가 출력보다 \(V_{GS}\)(약 0.7 V 이상)만큼 높아야 하므로 1.8 V 출력에 게이트 2.5 V 이상이 필요하다. 배터리가 2.5 V로 내려가면 불가능하고, 차지 펌프가 따로 있어야 한다. PMOS는 게이트를 접지 쪽으로 끌면 되므로 입력과 출력 차이가 작아도 동작한다.

드롭아웃과 패스 소자 크기

입력이 출력에 가까워지면 패스 소자의 \(V_{SD}\)가 \(V_{SG} - |V_{th}|\)보다 작아져 포화를 벗어난다. 선형 영역의 PMOS는 저항 \(R_{on}\)처럼 동작하고, 오차 증폭기가 게이트를 바닥까지 끌어내린 뒤에는 더 할 수 있는 일이 없다. 출력은 입력에서 \(I_{LOAD}R_{on}\)만큼 아래에 끌려 다닌다. 그 차이가 드롭아웃 전압이다.

$$V_{DO} \approx I_{LOAD}\,R_{on},\qquad R_{on} \approx \frac{1}{\mu_pC_{ox}\,(W/L)\,(V_{SG,max} - |V_{th}|)}$$
\(\mu_pC_{ox}\) = 70 µA/V², \(|V_{th}|\) ≈ 0.48 V. \(V_{SG,max}\)는 오차 증폭기가 게이트를 얼마나 낮게 끌 수 있는가로 정해진다(여기서는 게이트 바닥 0.2 V, \(V_{IN}\) ≈ 1.9 V에서 \(V_{SG,max}\) ≈ 1.7 V). W/L = 200/0.18 µm면 \(R_{on}\) ≈ 1/(70 µ × 1111 × 1.22 V) ≈ 10.5 Ω, 10 mA에서 \(V_{DO}\) ≈ 105 mV.

아래에서 \(V_{IN}\)을 3.6 V에서 1.5 V까지 엔진으로 훑는다(DC 스윕). 패스 소자 W를 줄이면 드롭아웃이 커지고, 키우면 줄어든다. 그래프 위를 끌면 그 \(V_{IN}\)의 동작점이 보인다.

SIMULATOR

입력을 내리면 어디서 레귤레이션이 무너지나

그래프 위를 끌면 VIN 커서가 움직인다
VOUT (엔진)VOUT = VIN게이트 VG패스 소자 선형 영역
드롭아웃 손 I·Ron / 엔진(1% 처짐)—
커서: VIN → VOUT—
커서: 패스 영역 / VSD—
게이트 커패시턴스 Cgs+Cgd—
해볼 것: ① 기본값(W 200 µm, 10 mA)에서 VOUT은 VIN ≈ 1.9 V까지 1.8 V를 지키고, 그 아래에서 입력보다 약 0.1 V 아래로 따라 내려간다. ② W를 50 µm로 줄이면 드롭아웃이 수백 mV로 커져 200 mV 사양을 넘는다. ③ 부하를 20 mA로 올리면 드롭아웃이 거의 두 배가 된다(VDO ∝ ILOAD). ④ W를 1 mm로 키우면 드롭아웃은 수십 mV지만 게이트 커패시턴스가 pF 단위로 커진다. (AN.circuit DC 스윕 VIN 1.5 → 3.6 V, 85점. 드롭아웃은 VOUT이 VIN = 3.6 V일 때보다 1% 처진 지점의 VIN − VOUT. 손 계산은 VSG,max = 1.8 V + VDO − 0.2 V로 한 번 반복.)

드롭아웃 근처에서 무너지는 것은 출력 전압만이 아니다. 패스 소자가 선형 영역에 들어가면 \(g_{mp}r_{op}\)가 1 근처로 떨어져 루프 이득이 크게 줄고, 라인 레귤레이션과 PSRR도 함께 나빠진다. 그래서 데이터시트의 PSRR은 늘 "\(V_{IN} - V_{OUT}\) = 0.5 V 이상에서" 같은 조건을 단다.

그러면 W는 얼마로 정해야 하나. 사양은 "\(V_{SD}\) = 200 mV에서 10 mA를 낸다"이다. 이 조건은 엔진 없이도 AN.mos 한 줄로 확인할 수 있다. 오차 증폭기가 게이트를 0.2 V까지 끌 수 있고, 최저 입력이 \(V_{OUT}\) + 200 mV = 2.0 V라면 \(V_{SG,max}\) = 1.8 V다. 아래에서 W를 끌어 그 조건을 만족하는 최소 W를 찾아보라.

SIMULATOR

VSD 200 mV에서 10 mA를 내려면 W가 얼마여야 하나

곡선 위를 끌어 W를 고른다
ID(W) at VSD 0.2 V125 °C게이트 C (오른쪽 눈금)요구 10 mA
최소 W (300 K)—
고른 W → ID / Ron—
게이트 C / 게이트 면적 W·L—
판정—
해볼 것: ① 기본값(VSG 1.8 V, L 0.18 µm)에서 10 mA를 넘는 최소 W는 약 100 µm다. AB-1은 2배 여유를 두고 200 µm를 쓴다. ② VSG,max를 1.0 V로 줄이면(오차 증폭기가 게이트를 충분히 못 끈다) 필요한 W가 몇 배로 커진다. 게이트 구동 범위가 곧 실리콘 면적이다. ③ L을 0.5 µm로 늘리면 W도 거의 같은 비율로 커져야 하고 게이트 C는 L² 가까이 커진다. 패스 소자에 최소 L을 쓰는 이유다. ④ 고온 코너를 켜면 문턱 전압은 내려가지만(약 −1.2 mV/K) 이동도가 (T/300)−1.5로 줄어, 게이트 구동이 큰 패스 소자는 같은 W에서 전류가 약 30% 준다. 최소 W는 가장 나쁜 코너에서 정한다. (AN.mos, PMOS, VSD = 0.2 V, 소스 = 바디. 게이트 C는 동작점의 Cgs + Cgd. 속도 포화·이동도 저하는 넣지 않았다.)

패스 소자는 칩에서 가장 큰 트랜지스터 중 하나다. W를 키우면 드롭아웃이 줄지만, 게이트 커패시턴스가 W에 비례해 커지고 오차 증폭기는 그 큰 커패시터를 빠르게 움직여야 한다. 게이트 극점이 내려와 안정도와 과도 응답이 나빠지는 것이 W를 무작정 키울 수 없는 이유다(5·6절).

라인·로드 레귤레이션

피드백이 출력을 지키는 정확도는 루프 이득이 정한다. 부하 전류가 \(\Delta I\)만큼 늘면 패스 소자는 \(V_{SG}\)를 \(\Delta V_{SG}\)만큼 더 받아야 한다. 오차 증폭기가 그만큼 게이트를 움직이려면 입력에 \(\Delta V_{SG}/A\)의 오차가 있어야 하고, 출력으로 환산하면 β로 나눈 값이다. 입력 전압이 \(\Delta V_{IN}\)만큼 오를 때도 같은 논리다. 패스 소자의 \(V_{SD}\)가 늘어 전류가 \(\Delta V_{IN}/r_{op}\)만큼 늘려고 하고, 게이트가 VIN을 완전히 따라가지 못한 몫(1 − α)도 \(V_{SG}\)를 바꾼다.

$$\frac{\Delta V_{OUT}}{\Delta I_{LOAD}} \approx \frac{1}{A\beta\, g_{mp}}\quad\Big(\text{큰 신호로는 } \Delta V_{OUT} \approx \frac{\Delta V_{SG}}{A\beta}\Big),\qquad \frac{\Delta V_{OUT}}{\Delta V_{IN}} \approx \frac{(1-\alpha) + 1/(g_{mp}r_{op})}{A\beta}$$
\(A\) = 100, β = 2/3. 부하 0 → 10 mA에서 필요한 \(\Delta V_{SG}\) ≈ 0.55 V(AN.vgsFor)이므로 \(\Delta V_{OUT}\) ≈ 0.55/66.7 ≈ 8 mV. α는 오차 증폭기 출력이 VIN을 따라가는 비율(PMOS 부하 OTA면 1에 가깝다, 여기서는 0.9). 10 mA에서 \(g_{mp}r_{op}\) ≈ 16이면 \(\Delta V_{OUT}/\Delta V_{IN}\) ≈ (0.1 + 0.06)/66.7 ≈ 0.25%.

아래 시뮬레이터에서 오차 증폭기 이득 \(A\)를 바꾸며 엔진의 두 스윕(부하 전류 스윕, 입력 전압 스윕)과 손 계산 직선을 비교해 보라.

SIMULATOR

루프 이득이 레귤레이션을 정한다: 손 계산 vs 엔진

엔진 DC 스윕손 계산
로드 0 → 10 mA: 손 / 엔진—
라인 2.5 → 3.6 V: 손 / 엔진—
직류 루프 이득 (10 mA)—
해볼 것: ① A를 10배 올리면(40 → 60 dB) 로드·라인 레귤레이션이 모두 약 10배 좋아진다. ② A를 10까지 내리면 부하 10 mA에서 출력이 수십 mV 처진다. ③ α를 0으로 하면(게이트가 접지 기준) 라인 레귤레이션이 몇 배 나빠진다. 입력 변화가 그대로 VSG 변화가 되기 때문이다. (엔진: 이 장의 LDO 등가 회로 DC 스윕. 로드 손 계산은 AN.vgsFor로 구한 ΔVSG/(Aβ), 라인 손 계산은 VIN 3.05 V 동작점의 gmp·rop로 계산한 소신호 식. 엔진 곡선은 원점 VOUT(0 mA 또는 2.5 V) 기준 차이로 그렸다.)

로드·라인 레귤레이션 모두 손 계산이 엔진과 거의 겹친다. 라인 쪽은 \(r_{op}\)를 \(V_{IN}\) 3.05 V 한 동작점으로 대표했는데도 2.5~3.6 V 전체에서 맞는다. 루프 이득 식이 직류 정확도를 잘 설명한다는 뜻이다. 여기서 끌어낼 설계 지침은 두 가지다. 직류 정확도는 오차 증폭기 이득이 사고, 라인 레귤레이션은 게이트가 입력을 얼마나 잘 따라가느냐(오차 증폭기 출력단의 구조)에도 달려 있다.

이득을 마냥 올릴 수 없는 이유 루프 이득을 올리면 레귤레이션은 좋아지지만 단위 이득 주파수도 함께 올라가 6절의 게이트 극점에 다가간다. 위상 여유가 줄어 부하 계단에서 출력이 울린다. 이 장의 등가 모델에서 A를 300으로 올리면 10 mA에서 PM이 약 42°로 떨어진다. 정확도와 안정도의 맞바꿈은 8·10장과 같다.

부하 과도 응답

디지털 회로가 깨어나며 부하가 수 ns 만에 0에서 10 mA로 뛰면, 루프는 그 순간을 따라가지 못한다. 오차 증폭기가 게이트를 움직여 패스 소자의 전류를 늘리기까지 걸리는 시간 \(\Delta t\) 동안 부족한 전류는 출력 커패시터가 대신 낸다. 커패시터 전압은 그만큼 떨어진다.

$$\Delta V_{under} \approx \frac{\Delta I_{LOAD}\,\Delta t}{C_{out}} + \Delta I_{LOAD}\cdot \text{ESR},\qquad \Delta t \approx R_{o}\,C_{G}\ \ (\text{게이트를 움직이는 시간})$$
\(\Delta I\) = 10 mA, \(C_{out}\) = 1 µF. 오차 증폭기 출력 저항 \(R_o\) = 20 kΩ, 게이트 마디 커패시턴스 \(C_G\) ≈ 10 pF(패스 소자 + 버퍼)면 \(\Delta t\) ≈ 0.2 µs, \(\Delta V\) ≈ 10 mA × 0.2 µs / 1 µF ≈ 2 mV. ESR 10 mΩ의 계단은 0.1 mV. 여기에 정상 상태의 로드 레귤레이션(약 8 mV)이 더해진다.

아래 스코프는 엔진 과도 해석이다. 출력 커패시터, 오차 증폭기의 출력 저항(게이트 구동력), ESR을 바꿔 보라. 위 칸은 부하 전류, 아래 칸은 출력 전압을 mV 단위로 확대한 것이다.

SIMULATOR

부하가 뛰면 출력 커패시터가 먼저 버틴다

언더슈트 (최저점 − 최종값)—
손 ΔI·RoCG/Cout + ΔI·ESR—
전체 하강 (처음 → 최저)—
최저점까지 시간—
해볼 것: ① 기본값(1 µF, 20 kΩ)에서 출력은 정상 상태 처짐(약 6 mV, 0.1 → 10 mA)으로 내려가고, 그 위의 순간 언더슈트는 1 mV 정도다. ② Cout을 100 nF로 줄이면 언더슈트가 10배 가까이 커지고 출력이 울린다. 커패시터가 작으면 버티는 시간도, 위상 여유도 줄어든다. ③ Ro를 200 kΩ으로 올리면(오차 증폭기 바이어스가 약하다) 게이트가 늦게 움직여 언더슈트와 울림이 커진다. ④ ESR을 0.5 Ω로 올리면 계단 순간 ΔI·ESR = 5 mV의 수직 낙하가 생기지만 울림은 줄어든다. (AN.circuit 과도 해석 12 µs, 5 ns 간격, 부하 0.1 → 10 mA, 상승 100 ns. 오차 증폭기의 슬루 제한은 넣지 않았다. 실제 회로는 바이어스 전류가 큰 게이트 C를 충전하는 시간 때문에 더 늦다.)

손 계산 \(\Delta I\,R_oC_G/C_{out}\)은 언더슈트를 조금 크게 잡는다. 실제 루프는 게이트 시상수 동안 아무것도 안 하는 것이 아니라 그 사이에도 일부 전류를 늘리기 때문이다. 그래도 경향은 정확하다. 언더슈트를 줄이는 방법은 \(C_{out}\)을 키우거나, 게이트를 빨리 움직이는 것(\(R_o\)를 줄이는 버퍼, 큰 바이어스, 순간 전류를 늘리는 적응 바이어스)이다. 두 방법 모두 다음 절의 안정도와 엮여 있다.

디지털 부하에는 국부 디커플링을 디지털 블록의 ns 단위 전류는 LDO 루프(수백 kHz 대역)가 따라갈 수 없다. 그 전하는 \(C_{out}\)과 칩 위의 디커플링 커패시터가 직접 공급한다. 아날로그 블록과 디지털 블록에 LDO를 따로 두는 것도 흔하다. 한쪽의 과도가 다른 쪽 전원에 섞이지 않게 하려는 것이다.

안정도: 부하에 따라 움직이는 극점

LDO 루프에는 두 개의 중요한 극점이 있다. 하나는 출력 마디의 극점 \(p_{out} = 1/(2\pi R_{out}C_{out})\)이고, 다른 하나는 오차 증폭기 출력(게이트 마디)의 극점 \(p_G = 1/(2\pi R_oC_G)\)다. 10장의 2단 OTA와 다른 점은 \(R_{out} \approx r_{op} \approx 1/(\lambda I_{LOAD})\)가 부하 전류에 반비례해 바뀐다는 것이다. 부하 0.1 mA에서 10 mA로 가면 출력 극점이 약 100배 올라간다.

$$p_{out} \approx \frac{1}{2\pi\,R_{out}C_{out}},\qquad p_G \approx \frac{1}{2\pi R_oC_G},\qquad f_u \approx \frac{A\beta\,g_{mp}}{2\pi C_{out}},\qquad z_{ESR} = \frac{1}{2\pi\,\text{ESR}\cdot C_{out}}$$
10 mA, \(C_{out}\) = 1 µF: \(p_{out}\) ≈ 1/(2π × 360 Ω × 1 µF) ≈ 440 Hz, \(p_G\) ≈ 1/(2π × 20 kΩ × 10.3 pF) ≈ 770 kHz, \(f_u\) ≈ 100 × 0.67 × 55 mS / (2π × 1 µF) ≈ 590 kHz(엔진 약 460 kHz). 외장 커패시터 LDO는 출력 극점이 지배 극점이고, \(f_u\)가 \(g_{mp}\)를 따라 부하와 함께 올라가 \(p_G\)에 다가간다.

그래서 외장 커패시터 LDO는 무거운 부하에서 위상 여유가 가장 작다. ESR 영점은 \(f_u\) 근처에서 위상을 되돌려 주는 고마운 존재지만, 너무 크면 부하 계단에서 \(\Delta I\cdot\)ESR 계단이 생긴다. 반대로 \(C_{out}\)을 칩 안의 1 nF 수준으로 줄인 캡리스 LDO(Capless LDO)는 출력 극점이 위로 올라가 게이트 극점보다 높아진다. 지배 극점 역할이 뒤바뀌어 이번에는 가벼운 부하에서 위험해진다.

SIMULATOR

부하 전류가 극점을 끌고 다닌다

위쪽 극점 띠에 마우스를 올리면 설명
루프 이득 T(jω) (엔진)극점 ×ESR 영점 ○PM vs 부하 (오른쪽 아래)
위상 여유 PM—
단위 이득 주파수 fu—
pout / pG (손)—
ESR 영점—
해볼 것: ① 외장 1 µF에서 부하를 0.1 mA → 20 mA로 올리면 출력 극점이 오른쪽으로 이동하고 fu가 올라가 PM이 약 88°에서 54° 근처로 준다. ② ESR을 0.1 Ω로 올리면 영점이 fu 근처로 와서 PM이 15° 가까이 회복된다. ③ "캡리스 1 nF"는 출력 극점이 게이트 극점 위로 올라가 어느 부하에서도 PM이 거의 없다. ④ "캡리스 + 밀러"(게이트-출력 사이 20 pF, Ro 1 MΩ)는 극점을 갈라 무거운 부하에서는 안정하지만, 부하를 0.1 mA 아래로 내리면 다시 PM이 무너진다. 캡리스 LDO에 최소 부하 전류가 붙는 이유다. (엔진: 귀환 마디에 직렬 AC 전압원을 넣은 미들브룩 주입, T = −vFB/v주입. 오른쪽 아래 곡선은 부하 9점에서 같은 측정을 반복한 PM.)

외장 커패시터 LDO에서 무거운 부하가 위험한 이유는 결국 \(f_u \propto g_{mp}\)이기 때문이다. 부하가 100배 늘면 \(g_{mp}\)는 약반전 근처에서 거의 100배, 강반전에서 약 10배 커진다. \(f_u\)가 게이트 극점에 다가가는 만큼 PM이 깎인다. 설계는 가장 무거운 부하에서 PM을 맞추고, 가장 가벼운 부하에서는 출력 극점이 너무 낮아져 루프가 느려지지 않는지(부하 계단 후 회복 시간)를 본다.

ESR 창과 세라믹 커패시터 예전 LDO는 오차 증폭기 극점이 낮아서 ESR 영점이 없으면 발진했다. 데이터시트에 "ESR 0.1~5 Ω에서 안정"이라는 ESR 창이 적혀 있었고, 탄탈 커패시터를 써야 했다. ESR이 수 mΩ인 세라믹 커패시터가 흔해지자 LDO 쪽이 바뀌었다. 게이트 마디를 버퍼로 낮은 임피던스로 몰아 \(p_G\)를 높이거나, 내부에 영점을 만들어 ESR 없이도 안정하게 한다. 이 장의 등가 모델은 앞의 방식(낮은 \(R_o\))이다.

PSRR: 입력 잡음을 얼마나 막나

PSRR은 입력의 작은 교류가 출력에 얼마나 줄어 나타나는지다. \(\text{PSRR} = -20\log_{10}|v_{out}/v_{in}|\)(dB, 클수록 좋다). 엔진으로는 \(V_{IN}\) 소스에 ac 1을 주고 출력 마디의 AC 응답을 보면 된다. 낮은 주파수에서는 루프가 잡음을 지운다. 주파수가 올라가 루프 이득이 줄면 PSRR도 줄고, 더 높은 주파수에서는 출력 커패시터가 출력 마디를 직접 붙잡아 다시 좋아진다.

$$\frac{v_{out}}{v_{in}} \approx \frac{(1-\alpha)\,g_{mp} + 1/r_{op}}{1/Z_{out} + A\beta\,g_{mp}},\qquad Z_{out} = R_{out}\parallel\Big(\text{ESR} + \frac{1}{j\omega C_{out}}\Big)$$
분자는 입력 잡음이 패스 소자 전류로 새는 두 길이다. 게이트가 입력을 따라가지 못한 몫(1 − α)이 \(V_{SG}\)를 흔드는 길과, \(V_{SD}\)가 흔들려 \(r_{op}\)로 새는 길. 분모는 출력 마디를 붙잡는 힘(커패시터 + 루프). 1 MHz, 10 mA, α = 0.9: 루프는 거의 끝났고 \(|1/Z_{out}|\) ≈ 2π × 1 MHz × 1 µF ≈ 6.3 S이므로 \(|v_{out}/v_{in}|\) ≈ (0.1 × 55 mS + 2.8 mS)/6.3 ≈ 1.3 × 10⁻³, 약 58 dB.
SIMULATOR

주파수마다 다른 PSRR: 1 MHz에서 40 dB를 지키나

곡선 위에 마우스를 올리면 값
PSRR (엔진 AC)남긴 곡선목표 40 dB @ 1 MHz
PSRR @ 1 kHz—
PSRR @ 100 kHz—
PSRR @ 1 MHz (손 / 엔진)—
가장 나쁜 PSRR (주파수)—
해볼 것: ① 기본값에서 낮은 주파수 PSRR은 약 52 dB(루프 이득이 정한다), 1 MHz에서는 약 58 dB로 목표 40 dB를 넘는다. ② α를 0으로 하면(게이트가 접지 기준) 저주파 PSRR이 약 36 dB로 떨어지고 1 MHz에서도 목표에 아슬아슬하다. 오차 증폭기 출력단이 VIN 기준이어야 하는 이유다. ③ Cout을 100 nF로 줄이면 1 MHz에서 약 10 dB, 3 MHz에서 20 dB 넘게 나빠진다. 10 µF로 키우면 100 kHz부터 좋아진다. ④ 부하를 줄이면 패스 소자 gm가 작아져 고주파 PSRR이 좋아진다. (AN.circuit AC 해석, VIN = 3.0 V에 ac 1, 10 Hz~100 MHz 120점. 실제 칩은 기준 전압과 오차 증폭기 바이어스로 새는 경로, 기판 결합, 패스 소자 Cgd 이외의 기생이 고주파 PSRR을 더 깎는다.)

PSRR 곡선에는 세 구간이 보인다. 루프 이득이 큰 저주파 평탄 구간, 루프 이득이 주파수에 따라 줄어드는 중간 구간, 출력 커패시터가 잡음을 접지로 흘리는 고주파 구간이다. 이 장의 등가 모델처럼 출력 극점이 지배 극점이면 중간 구간의 손실과 커패시터의 이득이 같은 비율(20 dB/dec)로 바뀌어 서로 상쇄되고, 곡선은 \(f_u\) 근처까지 평탄하다가 위로 올라간다. 실제 칩에서는 패스 소자의 \(C_{gd}\)와 \(C_{gs}\), 기판 결합 때문에 수 MHz 이상에서 PSRR이 다시 떨어진다.

PSRR이 낮은 곳을 피해 배치한다 AB-1에서 PSRR이 중요한 주파수는 둘이다. 근처 스위칭 전원의 수백 kHz~수 MHz 잔물결과, PLL·디지털 클록(4 MHz, 32 MHz)의 고조파다. LDO의 PSRR만으로 부족하면 입력에 RC 필터를 두거나 LDO를 두 단으로 쌓는다(앞단이 거친 잡음을, 뒷단이 정밀하게).

효율과 열

LDO는 남는 전압을 패스 소자에서 열로 버린다. 부하 전류가 거의 그대로 입력에서 흘러오므로 효율은 전압비로 정해진다. 바이어스로 쓰는 정지 전류 \(I_Q\)가 조금 더 깎는다.

$$\eta_{LDO} = \frac{V_{OUT}I_{LOAD}}{V_{IN}(I_{LOAD} + I_Q)} \approx \frac{V_{OUT}}{V_{IN}},\qquad P_{pass} = (V_{IN} - V_{OUT})\,I_{LOAD},\qquad \Delta T = P\cdot\theta_{JA}$$
1.8 V 출력: \(V_{IN}\) = 3.6 V면 η = 50%, 2.5 V면 72%. 10 mA, 3.6 V에서 패스 소자 손실 18 mW. 패키지 열저항 \(\theta_{JA}\) ≈ 100 °C/W면 온도 상승 약 1.8 °C다. 수백 mA를 다루는 LDO에서는 이 손실이 W 단위가 되어 패키지를 정한다.

스위칭(벅) 컨버터는 인덕터로 에너지를 옮기므로 입력·출력 전압비와 관계없이 85~95%의 효율을 낸다. 그 대신 스위칭 잔물결과 인덕터, 큰 면적이 필요하다. 아래에서 배터리 전압을 끌며 둘을 비교해 보라.

SIMULATOR

LDO는 남는 전압을 열로 버린다

왼쪽 그래프를 끌면 배터리 전압이 바뀐다
LDO벅 컨버터 (모델)부하에 전달손실
LDO 효율 / 벅 효율—
패스 소자 손실—
온도 상승 ΔT—
배터리 2.5~3.6 V 평균 효율 LDO / 벅—
해볼 것: ① 배터리 3.6 V에서 LDO 효율은 50%, 방전 끝 2.5 V에서 72%다. 벅은 10 mA에서 배터리 전압과 관계없이 약 94%다. ② 부하를 0.1 mA로 줄이면 LDO의 정지 전류(50 µA)와 벅의 고정 손실(스위칭·제어)이 커 보인다. 가벼운 부하에서는 LDO가 벅보다 나을 수도 있다. ③ 부하를 500 mA로 올리면 3.6 V에서 패스 손실이 0.9 W, θJA 100 °C/W면 90 °C 상승이다. 열이 LDO의 한계가 된다. (LDO: η = VOUTILOAD/[VIN(ILOAD + IQ)], VOUT = 1.8 V. 벅: 고정 손실 0.2 mW + 도통 손실 I²·0.5 Ω + 전력의 5%인 교육용 모델.)

AB-1의 LDO는 10 mA만 다루므로 손실은 최악 18 mW, 온도 상승은 2 °C 안쪽이다. 효율 50~72%는 아쉽지만, AB-1이 지키려는 것은 효율이 아니라 깨끗한 전원이다. 실제 제품에서는 배터리 → 벅 컨버터(효율) → LDO(깨끗함)로 둘을 이어 쓰는 경우가 많다. 벅이 2.1 V 정도로 내려 주면 LDO는 300 mV만 버리면 되고(η ≈ 86%), 벅의 스위칭 잔물결은 LDO의 PSRR이 지운다. 그래서 1 MHz 근처의 PSRR 사양이 중요해진다.

TARGET AB-1타깃 파일 · 14장

2.5~3.6 V → 1.8 V, 10 mA LDO: 드롭아웃 약 110 mV, PM 61°, PSRR 58 dB @ 1 MHz

13장의 밴드갭 1.2 V를 기준으로, 분배기 150 kΩ/300 kΩ(β = 2/3, 4 µA)으로 1.8 V를 만든다. 오차 증폭기는 AB-1 OTA의 1단과 같은 5트랜지스터 단(이득 약 100, 40 dB)에 게이트 버퍼를 붙인 것으로 보고(출력 저항 20 kΩ, 게이트 마디 약 10 pF), 출력단은 VIN 기준(α ≈ 0.9)으로 둔다. 패스 소자 크기는 AN.mos로 정했다. 최저 입력 2.0 V(1.8 V + 200 mV), 게이트 바닥 0.2 V면 \(V_{SG,max}\) = 1.8 V이고, \(V_{SD}\) = 0.2 V에서 10 mA를 내는 최소 W는 L 0.18 µm에서 약 100 µm(10.5 mA)다. 2배 여유를 둬 W/L = 200/0.18 µm로 정했다. 엔진 DC 스윕으로 10 mA 드롭아웃은 약 110 mV(손 계산 I·Ron ≈ 105 mV)로 사양 200 mV 안쪽이다. 라인 레귤레이션은 2.5 → 3.6 V에서 약 2.7 mV, 로드 레귤레이션은 0 → 10 mA에서 약 8 mV(0.45%)다. Cout 1 µF(ESR 10 mΩ)에서 미들브룩 주입으로 잰 PM은 10 mA에서 약 61°(fu ≈ 460 kHz), 1 mA에서 80°, 0.1 mA에서 88°다. 0.1 → 10 mA 계단에서 출력은 약 6.6 mV 내려가고 그 가운데 순간 언더슈트는 약 0.5 mV다. PSRR은 10 mA에서 저주파 약 52 dB, 1 MHz에서 약 58 dB로 목표 40 dB를 넘는다. 효율은 3.6 V에서 50%, 2.5 V에서 72%, 패스 손실은 최대 18 mW다.

이 장에서 정한 것PMOS 패스 200/0.18 µm, R1/R2 = 150 k/300 kΩ, Cout 1 µF 세라믹(ESR ≤ 0.1 Ω), 오차 증폭기 이득 40 dB·게이트 극점 약 770 kHz. 드롭아웃 ≈ 110 mV ≤ 200 mV, PM ≥ 60°(전 부하 범위), PSRR ≥ 40 dB @ 1 MHz.
아직 남은 문제로드 레귤레이션 8 mV는 이득 40 dB의 한계다. 이득을 올리면 무거운 부하에서 PM이 깎인다. 오차 증폭기 슬루, 밴드갭의 잡음이 출력에 그대로 1.5배로 나오는 것, 외장 커패시터 핀 하나가 필요한 것도 남았다.
다음 단계이 깨끗한 1.8 V 위에서 15장은 ADC 앞의 스위치드 커패시터 샘플러를 만든다. 디지털 블록용 LDO를 따로 두고, 캡리스 구조로 외장 핀을 없애는 것은 발전 과제다.

핵심 정리

  1. LDO는 기준 전압, 오차 증폭기, PMOS 패스 소자, 분배기로 이루어진 피드백 루프다. VOUT = VREF(1 + R1/R2). AB-1: 1.2 V × 1.5 = 1.8 V.
  2. PMOS 패스는 게이트를 접지 쪽으로 끌면 되므로 입력과 출력 차이가 작아도 동작한다. 드롭아웃 VDO ≈ ILOADRon, Ron ≈ 1/[µpCox(W/L)(VSG,max − |Vth|)].
  3. W를 키우면 드롭아웃이 줄지만 게이트 커패시턴스가 커져 게이트 극점이 내려온다. 게이트 구동 범위(VSG,max)가 곧 패스 소자 면적이다.
  4. 로드 레귤레이션 ≈ ΔVSG/(Aβ), 라인 레귤레이션 ≈ [(1 − α) + 1/(gmprop)]/(Aβ). 정확도는 루프 이득이 산다.
  5. 부하 계단의 언더슈트는 ΔI·Δt/Cout + ΔI·ESR. Δt는 오차 증폭기가 큰 게이트를 움직이는 시간이다.
  6. 출력 극점 1/(2πRoutCout)은 부하 전류에 따라 움직인다. 외장 C LDO는 무거운 부하에서, 캡리스 LDO는 가벼운 부하에서 PM이 가장 작다. ESR 영점은 위상을 되돌려 준다.
  7. PSRR은 저주파에서 루프 이득이, 고주파에서 출력 커패시터가 정한다. 오차 증폭기 출력이 VIN을 따라가야 패스 소자의 VSG가 흔들리지 않는다.
  8. LDO 효율은 약 VOUT/VIN이다(AB-1: 50~72%). 효율은 벅, 깨끗함은 LDO가 맡는다.

확인 퀴즈

1. PMOS 패스 소자가 선형 영역에서 Ron ≈ 9 Ω처럼 동작한다. 부하 10 mA에서 드롭아웃 전압은 약 얼마인가?

VDO ≈ ILOAD·Ron = 10 mA × 9 Ω = 90 mV다. AB-1의 W/L = 200/0.18 µm 패스 소자에서 엔진 DC 스윕이 준 값과 같은 자릿수다. 부하가 20 mA면 드롭아웃도 두 배가 된다.

2. 배터리 3.6 V에서 1.8 V, 10 mA를 내는 LDO(정지 전류 무시)의 효율과 패스 소자 손실로 맞는 것은?

η ≈ VOUT/VIN = 1.8/3.6 = 50%, Ppass = (3.6 − 1.8) V × 10 mA = 18 mW다. 36 mW는 입력 전력 전체다. 72%는 2.5 V 입력일 때의 효율이다.

3. 외장 출력 커패시터(1 µF)를 쓰는 LDO에서 부하 전류를 0.1 mA에서 10 mA로 올렸다. 루프 안정도에 대한 설명으로 맞는 것은?

Rout ≈ rop ∝ 1/ILOAD이므로 출력 극점은 부하에 비례해 올라가고, fu ≈ Aβgmp/(2πCout)도 gmp를 따라 올라간다. 게이트 극점 RoCG는 거의 그대로이므로 위상 여유가 줄어든다(이 장의 모델: 88° → 61°). 캡리스 LDO는 반대로 가벼운 부하가 위험하다.

4. 부하가 순간적으로 10 mA 늘었고 루프가 반응하기까지 약 0.5 µs가 걸린다. Cout = 1 µF, ESR은 무시할 때 언더슈트 어림값은?

ΔV ≈ ΔI·Δt/Cout = 10 mA × 0.5 µs / 1 µF = 5 mV다. Cout을 100 nF로 줄이면 50 mV가 된다. 루프가 빨라야 하는 이유이자 큰 출력 커패시터를 쓰는 이유다.

5. 오차 증폭기 출력단을 접지 기준(게이트가 VIN을 따라가지 않음)에서 VIN 기준(게이트가 VIN을 따라감)으로 바꿨다. 가장 크게 좋아지는 것은?

게이트가 VIN을 따라가면 입력 잡음이 패스 소자의 VSG를 흔들지 못하고, 남는 길은 rop로 새는 것뿐이다. 엔진에서 α = 0 → 0.9로 바꾸면 저주파 PSRR이 약 36 dB에서 52 dB로 좋아진다. 드롭아웃과 효율은 패스 소자와 전압비가 정한다.