Chapter 01

아날로그는 왜 어려운가

스마트폰 안의 칩은 대부분 디지털이지만, 칩이 바깥 세상과 만나는 문은 모두 아날로그다. 마이크의 떨림, 압력 센서의 수 밀리볼트, 안테나에 잡힌 마이크로볼트 신호는 연속적이고 약하며 잡음 속에 묻혀 있다. 이것을 키우고, 걸러 내고, 정해진 순간에 재서 숫자로 바꾸는 회로가 아날로그 회로다. 이 장에서는 이 책이 끝까지 끌고 갈 가상의 센서 칩 AB-1을 소개하고, 아날로그 설계가 디지털 설계와 왜 다른 감각을 요구하는지 손으로 돌려 보며 확인한다.

센서 → 증폭 → 샘플링 → 양자화로 이어지는 신호 사슬과, 그것을 받치는 기준 전압·전원·클록 블록의 역할을 말한다.
같은 CMOS 인버터가 양 끝에서는 디지털 스위치, 가운데에서는 증폭기가 된다는 것을 전달 곡선 위에서 보인다.
잡음 앞에서 비트는 버티고 아날로그 값은 곧바로 틀린다는 차이를 숫자로 설명한다.
데시벨과 로그 축으로 µV에서 V까지, Hz에서 GHz까지의 크기를 한눈에 읽는다.
이득·속도·전력·잡음·선형성·전원 전압·스윙·임피던스가 서로 얽혀 있다는 트레이드오프 팔각형을 설명한다.
공정이 미세해질수록 아날로그가 오히려 어려워지는 이유(전원 전압, 고유 이득, kT/C)를 말한다.
AB-1의 사양을 읽고 "±10 mV를 12비트로 읽으려면 입력에서 몇 µV를 가려내야 하는가"를 계산한다.

세상은 아날로그다

온도, 압력, 소리, 빛, 전파는 모두 시간에 따라 연속으로 변하는 물리량이다. 센서는 이것을 전압이나 전류로 바꿔 주지만, 그 출력은 대개 아주 작다. 압력 센서 브리지는 전원 1.8 V를 받아 ±10 mV를 내놓고, 마이크는 수 mV, 휴대폰 안테나에 잡힌 신호는 µV 수준이다. 게다가 그 신호에는 저항의 열잡음, 전원의 흔들림, 옆 회로가 튀긴 간섭이 함께 실려 온다.

디지털 회로는 이 신호를 직접 다룰 수 없다. 누군가 신호를 충분히 키우고(증폭), 필요 없는 대역을 걸러 내고(필터), 정해진 순간의 값을 붙잡아(샘플링), 숫자로 바꿔야(양자화) 한다. 반대 방향도 있다. 디지털 숫자를 스피커를 울릴 전압으로, 안테나에 실을 전력으로 되돌려야 한다. 아날로그 회로는 현실과 디지털 사이의 통역사다.

통역사는 칩 바깥에만 있지 않다. 디지털 프로세서 한가운데에도 클록을 만드는 PLL(Phase-Locked Loop), 배터리 전압을 깨끗한 코어 전압으로 바꾸는 LDO(Low-Dropout regulator), 온도·전압을 감시하는 ADC(Analog-to-Digital Converter), 모든 것의 기준이 되는 밴드갭 기준 전압(Bandgap reference)이 있다. 칩 면적에서는 작은 몫이지만, 이 블록 하나가 틀리면 칩 전체가 멈춘다.

그림 1. SoC 속의 아날로그. 면적은 디지털 코어가 대부분이지만 클록(PLL), 전원(LDO), 기준(밴드갭), 신호의 출입구(센서 인터페이스, ADC)는 모두 아날로그 회로다. 이 책의 설계 계층 색으로 칠했다.

이 책은 가상의 센서 칩 AB-1을 처음부터 끝까지 따라간다. 압력 센서 브리지의 ±10 mV 신호를 프로그래머블 이득 증폭기(PGA)로 40배 키우고, 스위치드 커패시터 샘플러로 붙잡아, 12비트 1 MS/s SAR ADC로 숫자로 바꾼다. 아래 블록도에서 블록을 누르면 역할과 사양, 그 블록을 다루는 장이 열린다. 각 블록 아래의 작은 스코프는 신호가 커지고, 표본으로 잘리고, 계단으로 바뀌는 과정을 보여 준다.

SIMULATOR

AB-1 신호 사슬: 10 mV가 숫자가 되기까지

블록을 누른다

센서 진폭

ADC 비트 수(확대해 보기)

잡음(브리지 열잡음 + 간섭) 센서 오프셋 +6 mV

블록을 눌러 본다

각 블록의 역할, AB-1에서의 목표 사양, 그 블록을 설계하는 장이 여기에 나온다.

센서 신호—

PGA 출력(×40)—

ADC 1 LSB—

LSB의 센서 입력 환산—

상태—

해볼 것: ① 블록을 하나씩 눌러 역할과 사양을 읽는다. 밴드갭·LDO·PLL은 신호를 직접 만지지 않지만 ADC의 기준, 모든 블록의 전원, 샘플링 시각을 정한다. ② ADC 비트 수를 3으로 내려 계단(양자화)이 눈에 보이게 한 뒤 12로 돌아간다. 12비트 계단 하나는 293 µV, 센서 입력으로 환산하면 약 7.3 µV다. ③ 오프셋 +6 mV를 켜고 센서 진폭을 키운다. 6 mV가 40배 되어 240 mV가 되면 PGA 출력이 ADC 범위(0~1.2 V)를 넘어 위쪽이 잘린다. ④ 잡음을 켜면 센서에서는 보이지 않던 흔들림이 40배로 커져 ADC 앞에 도착한다. (신호 1 kHz, 표본 간격은 보이도록 크게 늘려 그렸다. 잡음은 브리지 열잡음 약 0.9 µV rms에 간섭·증폭기 잡음을 더해 눈에 보이게 과장한 교육용 값이다.)

스코프를 따라가면 아날로그 설계의 숙제가 한 줄로 보인다. 센서 신호는 작고, 키우면 잡음과 오프셋도 같이 커지고, 샘플러와 ADC는 정해진 범위와 정해진 시각 안에서만 일한다. 블록 하나하나의 사양은 이 사슬 전체의 정확도에서 거꾸로 나눠 받은 몫이다.

블록	AB-1 목표 사양	다루는 장
센서 브리지	저항 5 kΩ, 출력 ±10 mV, 대역 10 kHz	—
PGA	이득 40(±10 mV → ±0.4 V), 핵심은 2단 OTA(DC 이득 70 dB 이상, GBW 20 MHz 이상, 위상 여유 60° 이상, 전력 300 µW 이하)	8장, 9장
SC 샘플러	1 MS/s, 샘플링 커패시터의 kT/C 잡음이 양자화 잡음보다 작을 것	15장
SAR ADC	12비트, 1 MS/s, 기준 1.2 V, ENOB 10.5 이상	16장
온도 채널	16비트 ΔΣ ADC, OSR 128, 대역 8 kHz	17장
밴드갭	1.2 V, 온도 계수 20 ppm/°C(−40~125 °C)	13장
LDO	배터리 2.5~3.6 V → 1.8 V, 10 mA, 드롭아웃 200 mV, PSRR 40 dB @1 MHz	14장
PLL	4 MHz 기준 → 32 MHz(N = 8), 지터 약 17 ps rms	18장

같은 트랜지스터, 다른 쓰임

디지털과 아날로그는 다른 부품을 쓰지 않는다. 같은 공정의 같은 MOSFET이다. 차이는 어디에서 쓰느냐다. 가장 단순한 CMOS 회로인 인버터를 보자. 입력을 0 V에서 1.8 V까지 천천히 올리면 출력은 1.8 V에 머물다가 가운데 근처에서 급하게 0 V로 떨어진다. 이 전압 전달 곡선(VTC, Voltage Transfer Characteristic)의 양 끝은 평평하고 가운데는 가파르다.

디지털 설계자는 평평한 양 끝을 쓴다. 입력이 조금 흔들려도 출력은 그대로 1이나 0이다. 아날로그 설계자는 가파른 가운데를 쓴다. 입력이 1 mV 움직이면 출력이 수십 mV 움직인다. 이 기울기가 바로 전압 이득(Voltage gain)이다. 아래에서 동작점을 끌어 옮기며 작은 사인파가 어떻게 바뀌는지 본다.

SIMULATOR

인버터의 두 얼굴: 스위치인가, 증폭기인가

곡선 위 점을 끈다

입력 사인 진폭 바이어스 V_IN

동작점 V_OUT—

소신호 이득 |dV_OUT/dV_IN|—

출력 진폭—

쓰임—

해볼 것: ① 바이어스를 0.3 V(양 끝)에 두면 입력 사인이 흔들려도 출력은 1.8 V에 붙어 있다. 디지털이 잡음에 강한 이유다. ② "가운데 찾기"를 누르면 기울기가 가장 큰 점으로 간다. 10 mV 입력이 수백 mV 출력으로 커진다. ③ 가운데에서 진폭을 100 mV 이상으로 키우면 출력이 위아래로 눌려 사인이 아니게 된다. 증폭기의 선형 범위는 좁다. ④ 바이어스를 2~3 mV만 옮겨도 출력 동작점이 크게 달라진다. 가운데에 머물게 하는 것(바이어스)이 아날로그 설계의 첫 숙제다. (AB180 PMOS 4/0.5 µm, NMOS 1/0.5 µm. 곡선은 브라우저 SPICE의 DC 스윕, 출력 사인은 저주파라 이 정적 곡선으로 구했다.)

가운데에서 인버터는 이득 약 30배의 증폭기다. 그러나 그 자리는 칼날 위다. 입력 동작점이 몇 mV만 어긋나도 출력이 한쪽 전원으로 달라붙고, 전원 전압이나 온도가 바뀌면 칼날의 위치가 움직인다. 그래서 실제 증폭기는 차동 쌍, 전류원, 피드백으로 동작점을 단단히 붙잡는다. 그 방법이 4장부터 8장까지의 내용이다.

스위치와 전류원 디지털에서 MOSFET은 켜지거나 꺼지는 스위치다. 아날로그에서 MOSFET은 게이트 전압으로 전류를 조절하는 전압 제어 전류원이다. 같은 소자를 두 가지 눈으로 보는 연습이 2장과 3장의 목표다.

모든 값이 의미를 가진다

디지털 신호는 두 값만 지키면 된다. 1.8 V 전원에서 0.9 V보다 높으면 1, 낮으면 0이다. 0.2 V의 잡음이 실려도 판정은 바뀌지 않는다. 잡음이 문턱까지 거리(여기서는 0.9 V)에 다가가야 비로소 비트가 틀리기 시작한다. 이 여유를 잡음 여유(Noise margin)라고 한다.

아날로그 신호에는 이런 여유가 없다. 0.6000 V와 0.6003 V는 서로 다른 압력을 뜻한다. 신호에 실린 잡음은 그 순간 그대로 측정값의 오차가 된다. 12비트 ADC의 계단 하나가 293 µV이므로, 1 mV 잡음만으로도 마지막 두 비트는 의미를 잃는다. 아래에서 같은 잡음을 디지털 비트열과 아날로그 파형에 똑같이 더해 본다.

SIMULATOR

잡음 앞에서: 비트는 버티고, 아날로그 값은 바로 틀린다

잡음 σ

디지털: 틀린 비트(64개 중)—

디지털 비트 오류율(이론)—

아날로그: 오차 rms—

아날로그 유효 비트(1.8 V 범위)—

해볼 것: ① 잡음 σ를 10 mV에 두면 비트는 하나도 틀리지 않지만 아날로그 값의 유효 비트는 이미 6비트도 안 된다. ② σ를 100 mV로 키워도 비트 오류율은 10⁻¹⁹ 수준으로 사실상 0이다. 아날로그 쪽은 3비트도 안 남는다. ③ σ를 500 mV 근처까지 키우면 그제야 비트가 틀리기 시작한다(빨간 칸). ④ σ를 0.1 mV까지 내려야 아날로그가 12비트 근처에 닿는다. (잡음은 가우스 분포, 디지털 판정 문턱 0.9 V. 유효 비트는 1.8 V 범위를 균일 분포 오차 σ√12로 나눈 log₂ 값이다.)

비트의 오류율은 잡음이 커져도 처음에는 0에 붙어 있다가 문턱 근처에서 한꺼번에 무너진다. 아날로그 정확도는 잡음이 생기는 순간부터 매끄럽게 깎인다. 그래서 아날로그 설계자는 µV 단위의 잡음, 오프셋, 전원 흔들림을 모두 셈에 넣는다. 11장과 12장이 이 셈을 다룬다.

데시벨: 백만 배를 한 줄에

아날로그에서 다루는 크기는 자릿수가 크게 벌어진다. 브리지 열잡음 약 1 µV와 전원 1.8 V는 백만 배 넘게 차이 나고, 센서 대역 10 kHz와 트랜지스터의 fT 수 GHz도 마찬가지다. 그래서 비율은 데시벨(dB)로, 축은 로그로 그린다.

$$\text{전압/전류 비: } 20\log_{10}\frac{V_2}{V_1}\ \text{dB},\qquad \text{전력 비: } 10\log_{10}\frac{P_2}{P_1}\ \text{dB}$$

전력은 전압의 제곱에 비례하므로 같은 비율이 같은 dB가 된다. 2배 ≈ 6 dB, 10배 = 20 dB, 1000배 = 60 dB. AB-1 PGA의 이득 40은 약 32 dB다.

SIMULATOR

데시벨 감각: µV부터 V까지, Hz부터 GHz까지

A·B 표식을 끈다

전압 B/A—

전압 비 (20 log)—

같은 비의 전력 (10 log)—

주파수 B/A—

디케이드 · 옥타브—

해볼 것: ① 전압 눈금의 A를 "센서 10 mV", B를 "PGA 출력 0.4 V"에 맞춘다. 40배 ≈ 32 dB다. ② A를 "LSB 입력 환산 7.3 µV"에 두고 B를 "센서 10 mV"로 옮긴다. 약 63 dB, 이것이 센서 입력에서 지켜야 할 동적 범위다. ③ 주파수 눈금에서 센서 대역 10 kHz와 OTA 목표 GBW 20 MHz 사이가 몇 디케이드인지 센다. 이득이 디케이드당 20 dB씩 줄어드는 증폭기라면 그 사이에서 이득이 얼마나 줄어드는가. (눈금 위 표식은 AB-1 사양과 이 장의 계산값이다. 표식 근처로 끌면 그 값에 달라붙는다.)

로그 눈금 위에서는 곱셈이 덧셈이 된다. 이득 20 dB짜리 두 단을 이으면 40 dB, 잡음이 신호보다 60 dB 아래면 1/1000이다. 이 책의 보드 선도와 스펙트럼은 모두 이 감각으로 읽는다.

맛보기: 트랜지스터 하나로 증폭하기

가장 단순한 증폭기는 NMOS 하나와 저항 하나로 된 공통 소스 증폭기(Common-source amplifier)다. 게이트에 0.65 V 바이어스와 작은 사인파를 함께 넣으면 드레인 전류가 $g_m$만큼 흔들리고, 그 전류가 저항 $R_D$에 걸려 큰 전압 흔들림이 된다. 이득은 손으로 이렇게 어림한다.

$$A_v \approx -g_m\,(R_D \parallel r_o)$$

$g_m$: 상호 컨덕턴스, AB180 NMOS 10/1 µm에 $V_{GS}$ = 0.65 V면 약 580 µS · $R_D$: 부하 저항 15 kΩ · $r_o$: 출력 저항 약 200 kΩ. 따라서 $|A_v|$ ≈ 0.58 mS × 14 kΩ ≈ 8.1.

아래 회로는 브라우저 안의 SPICE가 실제로 과도 해석을 돌린 결과다. 입력 진폭을 키우며 출력 파형이 언제 사인을 잃는지 본다.

SIMULATOR

공통 소스 증폭기: 얼마나 크게 넣을 수 있나

M1·RD를 누른다

입력 진폭 바이어스 V_GS R_D

M1을 눌러 본다

동작점에서 소자의 전류, g_m, r_o, 영역이 나온다.

이득: 손 계산 g_m(R_D‖r_o)—

이득: 시뮬레이션(기본파)—

고조파 왜곡 THD—

출력 최저점에서 M1—

해볼 것: ① 진폭 10 mV에서 손 계산 이득과 시뮬레이션 이득을 비교한다. 거의 같다. ② 진폭을 50 mV, 100 mV, 200 mV로 올린다. 출력의 아래쪽(드레인 전압이 낮아지는 쪽)이 먼저 눌리고 THD가 % 단위로 뛴다. 출력이 가장 낮을 때 M1이 선형 영역으로 빠진다. ③ R_D를 30 kΩ 이상으로 키우면 이득은 커지지만 동작점이 내려가 같은 입력에서도 더 빨리 일그러진다. 이득과 스윙의 맞바꿈이다. (AB180 NMOS 10/1 µm, 부하 1 pF, 입력 100 kHz. 브라우저 SPICE의 과도 해석, 제곱 법칙 + 약반전 연속 모델. THD는 정수 주기에서 2~5차 고조파로 계산했다.)

작은 신호에서는 손 계산과 시뮬레이션이 잘 맞는다. 입력이 커지면 $I_D \propto V_{ov}^2$의 곡률이 드러나 2차 고조파가 생기고, 더 커지면 트랜지스터가 포화를 벗어나 출력이 잘린다. 이 증폭기의 이득 8은 70 dB(약 3,000배)가 필요한 AB-1에는 턱없이 모자란다. 어떻게 이득을 키우는지가 4장의 주제다.

트레이드오프 팔각형

디지털 설계는 대체로 "빠르게, 적은 전력으로" 두 축의 싸움이다. 아날로그 설계는 축이 여덟 개다. Razavi는 이를 아날로그 설계의 팔각형(Analog design octagon)으로 그렸다. 이득, 속도, 전력, 잡음, 선형성, 전원 전압, 출력 스윙, 입출력 임피던스가 모두 연결되어 있어서, 하나를 좋게 만들면 다른 것이 나빠진다.

이 연결은 막연한 경험칙이 아니라 몇 개의 손잡이가 공유된 결과다. 트랜지스터 하나에 설계자가 정할 수 있는 것은 사실상 바이어스 전류 $I_D$, 효율 $g_m/I_D$(얼마나 깊이 반전시키는가), 채널 길이 $L$, 그리고 전원 전압 $V_{DD}$뿐이다. 여덟 성능이 이 넷을 나눠 쓴다.

SIMULATOR

꼭짓점 하나를 당기면 무엇이 끌려오나

꼭짓점을 바깥으로 끈다

숨은 손잡이(끌면 바뀐다)

바이어스 전류 I_D—

g_m/I_D—

채널 길이 L—

전원 V_DD—

꼭짓점을 끌어 본다

끈 성능이 어느 손잡이로 이어지는지, 그 손잡이가 다른 성능을 어떻게 바꾸는지 여기에 나온다.

이득 g_mr_o/2—

GBW(부하 0.25 pF)—

전력—

입력 잡음—

출력 스윙—

해볼 것: ① "속도"를 바깥으로 끈다. 전류가 늘어 잡음도 좋아지지만 "전력"이 안쪽으로 줄어들고 출력 임피던스도 떨어진다. ② "이득"을 끈다. 채널 길이 L이 길어지며 속도가 줄어든다(소자가 커져 기생 커패시턴스가 는다). ③ "선형성"을 끌면 g_m/I_D가 내려가 같은 전류에서 g_m이 줄고, 이득·잡음·속도가 함께 나빠진다. ④ "전원 전압"(낮을수록 좋음)을 끝까지 당기면 스윙이 0에 가까워지고 꼭짓점이 빨갛게 무너진다. 회색 점선은 처음 설계다. (차동 쌍 하나 + 능동 부하의 교육용 모델: g_m = (g_m/I_D)·I_D, 이득 = g_m/(2λI_D), λ = 0.08 µm/L, GBW = g_m/2π(0.25 pF + 소자 C), 소자 폭은 AB180 g_m/I_D 표에서, 잡음 √(4kT·(2/3)·2/g_m), 선형 범위 ≈ 2/(g_m/I_D), 스윙 = V_DD − 4/(g_m/I_D). 각 축은 로그 눈금이다.)

팔각형의 모든 꼭짓점을 동시에 바깥으로 밀 수는 없다. 좋은 설계는 사양이 요구하는 꼭짓점만 바깥에 두고 나머지를 남는 만큼 양보한 모양이다. AB-1 OTA라면 이득(70 dB)과 속도(20 MHz)를 확보하되 전력은 300 µW 아래로 묶어야 한다. 이 셈을 체계적으로 하는 도구가 3장의 $g_m/I_D$ 방법이다.

왜 손잡이가 넷뿐인가 폭 W는 전류와 $g_m/I_D$를 정하면 따라 정해진다(전류 밀도 $I_D/W$가 $g_m/I_D$와 L로 정해지기 때문이다). 그래서 현대 아날로그 설계는 W 대신 $g_m/I_D$를 고르고 W를 나중에 계산한다. 이 책은 이 순서를 끝까지 쓴다.

미세 공정은 아날로그에 덜 친절하다

무어의 법칙은 디지털에 축복이었다. 트랜지스터가 작아지면 게이트가 빨라지고, 한 번 스위칭하는 에너지가 줄고, 같은 면적에 더 많이 들어간다. 아날로그에게는 반쯤만 축복이다. 빨라지는 것은 좋지만 세 가지가 거꾸로 간다.

전원 전압이 내려간다. 0.5 µm 시절 약 5 V였던 코어 전원은 180 nm에서 1.8 V, 28 nm에서 약 0.9 V가 됐다. 그런데 문턱 전압은 그만큼 내려가지 못했다. 쌓을 수 있는 트랜지스터 수와 신호가 움직일 공간(스윙)이 줄어든다.
고유 이득이 줄어든다. 트랜지스터 하나가 낼 수 있는 최대 이득 $g_m r_o$는 채널이 짧을수록 작다. 채널 길이 변조가 심해지기 때문이다.
kT/C는 줄지 않는다. 커패시터에 갇힌 열잡음 $\sqrt{kT/C}$는 물리 상수와 온도만으로 정해진다. 스윙이 줄면 같은 정확도를 위해 오히려 더 큰 커패시터가 필요하다.

SIMULATOR

노드가 작아질수록: 디지털은 줄고, 아날로그는 버틴다

노드를 누르거나 끈다

노드 · 코어 전원(약)—

출력 스윙(약)—

고유 이득 g_mr_o (L = 노드)—

12비트용 최소 C(kT/C)—

디지털 게이트 면적(180 nm = 1)—

해볼 것: ① 180 nm(AB180)를 기준으로 읽는다. 최소 길이 트랜지스터의 고유 이득은 약 30배, 12비트 샘플링 커패시터는 스윙 1.2 V에서 약 0.6 pF다. ② 28 nm로 옮기면 디지털 게이트 면적은 약 40분의 1이 되지만 필요한 커패시터는 오히려 약 네 배로 커진다. ③ 0.8 µm로 가면 고유 이득은 100배를 넘지만 디지털 게이트 면적이 약 20배다. 미세 공정에서도 아날로그는 L을 최소보다 길게 그려 이득을 되찾는다(2장). (전원 전압은 노드별 대표값 '약'이다. 고유 이득은 AB180 모델에서 L만 노드 크기로 바꾼 외삽으로 g_m/I_D = 10에서 계산했다. 실제 미세 공정은 소자 구조와 모델이 달라 경향만 본다. kT/C는 300 K, 스윙의 양자화 잡음 LSB²/12 ≥ kT/C 조건, 스윙은 전원의 2/3로 잡았다.)

디지털 면적은 노드의 제곱으로 줄지만, 정확도를 정하는 커패시터와 정합을 위해 키운 트랜지스터(12장)는 거의 줄지 않는다. 그래서 큰 SoC에서 아날로그가 차지하는 면적 비율은 세대마다 커진다. 설계자는 긴 채널, 캐스코드, 디지털 보정, 오버샘플링 같은 기법으로 이 역풍을 버틴다. AB-1을 비교적 넉넉한 180 nm 공정으로 정한 것도 그래서다.

아날로그 설계 흐름

디지털 설계는 코드를 쓰면 합성 도구가 게이트를 고르고 배치까지 해 준다. 아날로그는 대부분 손으로 한다. 사양을 읽고 구조를 고르고, 손 계산으로 소자 크기를 정한 뒤 시뮬레이터로 확인하고, 직접 레이아웃을 그리고, 레이아웃에서 뽑아낸 기생 성분을 넣어 다시 확인한 뒤, 칩이 나오면 측정한다.

이 흐름은 한 방향으로 흐르지 않는다. 코너 시뮬레이션에서 위상 여유가 모자라면 손 계산으로 돌아가고, 몬테카를로에서 오프셋이 넘치면 소자를 키우고, 기생 추출 뒤 속도가 모자라면 레이아웃을 고친다. 뒤에서 발견할수록 되돌아가는 길이 길다.

SIMULATOR

설계 흐름: 문제는 어디서 발견되고, 어디로 돌아가나

단계를 누른다

발생할 문제

단계를 눌러 본다

각 단계에서 무엇을 하는지, AB-1에서는 어떤 숫자를 다루는지 여기에 나온다.

거친 단계 수—

상대 비용(어림)—

상태—

해볼 것: ① "없음"으로 한 번 흘려 단계 순서를 본다. ② "코너에서 위상 여유 부족"을 고르고 실행한다. 시뮬레이션 단계에서 발견되어 손 계산으로 돌아간다. ③ "측정에서 잡음 결합 발견"을 고르면 칩을 다시 만들어야 해서 비용 막대가 크게 자란다. 앞 단계에서 꼼꼼할수록 싸다. (비용은 단계마다 어림으로 정한 교육용 상대값이다. 실제로 마스크 재제작은 수 주~수 개월과 큰 비용이 든다.)

이 책의 장들은 이 흐름의 앞쪽 절반, 즉 손 계산과 시뮬레이션을 주로 다룬다. 손 계산은 "왜 그런가"를 알려 주고 시뮬레이션은 "정말 그런가"를 알려 준다. 둘이 어긋나는 곳에 배울 것이 있다. 이 책의 시뮬레이터가 손 계산값과 엔진값을 나란히 보여 주는 이유다.

이 책의 지도와 AB-1

이 책은 아래에서 위로 올라간다. 소자(MOSFET)에서 시작해 전류 미러·차동 쌍 같은 기본 블록을 만들고, 그것으로 증폭기를 짓는다. 증폭기의 정밀도를 해치는 잡음과 부정합을 다룬 뒤, 기준 전압과 전원, 데이터 변환기, 클록으로 넓혀 간다. 마지막 실험실에서는 브라우저 안의 SPICE로 직접 회로를 짠다. 페이지 위쪽의 색 띠가 지금 어느 계층에 있는지 알려 준다.

그림 2. 이 책의 지도. 아래(소자)에서 위(클록)로 올라간다. 장 이름을 누르면 그 장으로 간다. 실험실과 용어집은 모든 계층을 아우른다.

지도의 모든 층에 같은 부품이 있다. AB-1의 PGA, 샘플러 뒤의 버퍼, LDO의 오차 증폭기, 밴드갭의 루프, ΔΣ 변조기의 적분기 밑바닥에는 모두 연산 트랜스컨덕턴스 증폭기(OTA)가 있다. 그래서 이 책의 앞 절반은 AB-1의 2단 OTA 하나를 설계하는 데 쓰고, 뒤 절반은 그 OTA로 블록을 짓는다.

TARGET AB-1타깃 파일 · 1장

±10 mV를 12비트로: 입력에서 7.3 µV를 가려내야 한다

AB-1의 12비트 SAR ADC는 기준 1.2 V를 4,096칸으로 나눈다. 한 칸(LSB)은 1.2 V / 4,096 ≈ 293 µV이고, 양자화 잡음만 있는 이상적인 경우의 SNDR은 6.02 × 12 + 1.76 ≈ 74.0 dB다. PGA가 신호를 40배 키워 ±10 mV를 ±0.4 V로 만들므로, ADC 한 칸을 센서 입력으로 되돌리면 293 µV / 40 ≈ 7.3 µV다. 브리지의 열잡음(5 kΩ, 10 kHz 대역)은 $\sqrt{4kTRB}$ ≈ 0.9 µV rms로 이보다 작다. 즉 센서는 충분히 조용하고, 남은 숙제는 PGA·샘플러·ADC가 스스로 µV 단위의 잡음과 오프셋을 보태지 않는 것이다. PGA 출력 ±0.4 V는 ADC 범위 1.2 V의 3분의 2를 쓰므로 실제로 쓰는 코드는 약 2,730개다.

이 장에서 정한 것AB-1의 블록 구성(센서 → PGA → SC 샘플러 → 12비트 SAR ADC, 밴드갭·LDO·PLL)과 사양표. 센서 입력 환산 LSB ≈ 7.3 µV, 이상 SNDR 74 dB.

아직 남은 문제모든 신호 블록의 밑바닥에 있는 OTA를 무엇으로 만드는가. 그 재료인 AB180 트랜지스터는 얼마의 전류와 이득을 줄 수 있는가.

다음 단계2장에서 AB180 공정의 MOSFET을 전압 제어 전류원으로 다시 본다.

핵심 정리

현실의 신호는 연속적이고 작고 잡음 속에 있다. 아날로그 회로는 증폭·필터·샘플링·양자화로 현실과 디지털을 잇는 통역사이며, SoC 안에서도 PLL·LDO·밴드갭·ADC로 일한다.
같은 MOSFET이 인버터 전달 곡선의 양 끝에서는 디지털 스위치(이득 ≈ 0), 가운데에서는 증폭기(이득 수십 배)가 된다. 가운데에 머물게 하는 바이어스가 첫 숙제다.
디지털은 잡음 여유 덕분에 문턱 근처까지 버티지만, 아날로그 값은 잡음이 생기는 순간부터 정확도를 잃는다. 12비트 1.2 V의 LSB는 293 µV다.
전압비는 20 log, 전력비는 10 log. 2배 ≈ 6 dB, 10배 = 20 dB, 1000배 = 60 dB. 로그 눈금 위에서 곱셈은 덧셈이 된다.
공통 소스 증폭기 $A_v \approx -g_m(R_D \parallel r_o)$는 작은 신호에서 손 계산과 맞고, 큰 신호에서는 곡률과 선형 영역 진입으로 일그러진다.
이득·속도·전력·잡음·선형성·전원 전압·스윙·임피던스는 $I_D$, $g_m/I_D$, $L$, $V_{DD}$를 나눠 쓰므로 서로 맞바뀐다(트레이드오프 팔각형).
미세 공정에서는 전원 전압과 고유 이득이 내려가고 kT/C 커패시터는 줄지 않는다. 디지털 면적은 줄어도 아날로그 면적은 버틴다.
AB-1: ±10 mV 센서 → PGA ×40 → 샘플러 → 12비트 1 MS/s SAR ADC. LSB의 센서 입력 환산 약 7.3 µV. 모든 블록 밑에 OTA가 있다.

확인 퀴즈

1. 기준 전압 1.2 V인 12비트 ADC 앞에 이득 40의 PGA가 있다. ADC의 1 LSB를 PGA 입력(센서 쪽)으로 환산하면 약 얼마인가?

LSB = 1.2 V / 2¹² = 1.2 / 4096 ≈ 293 µV. PGA가 40배 키우므로 입력으로 환산하면 293 µV / 40 ≈ 7.3 µV다. 센서 입력에서 이만큼을 가려내야 12비트를 온전히 쓴다.

2. 어떤 증폭기의 전압 이득이 60 dB다. 입력 1 mV 사인파를 넣으면 출력 진폭은?

전압비 dB = 20 log₁₀(배율)이므로 60 dB는 10³ = 1000배다. 1 mV × 1000 = 1 V. 31.6 mV는 30 dB, 같은 60 dB를 전력비(10 log)로 잘못 읽으면 10⁶배가 된다.

3. CMOS 인버터를 증폭기로 쓰려면 입력 바이어스를 어디에 두어야 하는가?

양 끝에서는 한 트랜지스터가 꺼지고 다른 하나는 선형 영역이라 기울기(이득)가 거의 0이다. 디지털은 이 평평함을 잡음 여유로 쓴다. 가운데에서는 두 소자가 모두 포화에 있어 기울기가 수십 배다. 대신 그 자리를 지키기 어렵다.

4. 공정이 미세해져도 12비트 샘플링 커패시터가 작아지지 않는(오히려 커지는) 가장 큰 이유는?

kT/C 잡음 전력은 공정과 무관하다. 12비트를 지키려면 kT/C가 양자화 잡음 LSB²/12보다 작아야 하는데, 스윙이 줄면 LSB가 작아져 필요한 C는 스윙의 제곱에 반비례해 커진다.

5. 전류와 g_m/I_D를 그대로 두고 채널 길이 L만 늘렸다. 트레이드오프 팔각형에서 일어나는 일로 옳은 것은?

r_o ∝ L이므로 고유 이득과 출력 임피던스가 커진다. 같은 g_m/I_D에서 전류 밀도가 L에 반비례해 폭 W도 커지므로 게이트 면적 W·L이 L²에 비례해 늘고, 기생 커패시턴스가 커져 속도(fT, GBW)가 떨어진다.