Chapter 01

박막 공정의 지도

최신 로직 칩 하나를 세로로 자르면 수십 겹의 막이 보인다. 두께는 1 nm가 안 되는 게이트 계면 산화막부터 수 µm의 층간 절연막까지 다양하고, 재료는 산화막·질화막·고유전율 산화물·금속·폴리실리콘에 이른다. 이 막들은 네 가지 방법 가운데 하나로 만든다. 실리콘을 태워 키우는 열산화, 고체를 원자로 떼어 날려 보내는 PVD, 기체를 표면에서 반응시키는 CVD, 반응을 반쪽씩 나눠 한 층씩 쌓는 ALD. 이 장에서는 네 방법의 차이를 온도·속도·피복성·막질로 비교하고, 증착 장비 한 대가 어떻게 생겼는지 3D 클러스터 장비로 둘러본 뒤, 이 책 17개 장의 지도를 펼친다.

칩 단면의 주요 막(STI·게이트·스페이서·라이너·층간 절연막·배리어·시드)을 재료와 만드는 방법으로 분류할 수 있다.
열산화(성장)와 증착의 차이를 실리콘 소모(약 0.44)와 계면 위치로 설명하고, 딜-그로브 식으로 산화 시간을 대략 계산할 수 있다.
산화·PVD·CVD·ALD를 공정 온도, 증착 속도, 스텝 커버리지, 막질로 비교하고, 요구 조건에 맞는 방법을 고를 수 있다.
증착 장비의 공통 구조(가스 공급·챔버·히터·전력·진공·로드락)와 레시피 손잡이(온도·압력·유량·전력·시간)를 설명할 수 있다.
클러스터 장비의 처리량을 공정 시간·챔버 수·이송 시간으로 계산하고 병목을 찾을 수 있다.

칩은 막의 탑이다

트랜지스터 하나를 만드는 데 쓰이는 막만 해도 열 가지가 넘는다. 막마다 역할이 다르다. 절연(소자 분리 STI, 층간 절연막 ILD), 게이트 유전체(계면 SiO₂ + HfO₂), 전극(TiN, W, 폴리실리콘), 보호와 식각 정지(질화막 스페이서, CESL), 확산 방지(Ta/TaN, TiN 배리어), 도금의 씨앗(Cu 시드)이 그것이다. 3D 낸드는 산화막과 질화막을 수백 층 번갈아 쌓는다(17장).

그림 1-1. 로직 칩 단면의 막들(개략, 두께 과장). 같은 색은 같은 재료다. Si산화막질화막고유전율금속·배리어구리폴리 아래쪽(FEOL)일수록 막이 얇고 열에 강해야 하며, 위쪽(BEOL)일수록 두껍고 400 °C 이하에서 만들어야 한다.

막 두께는 다섯 자릿수에 걸친다. 1 nm 게이트 산화막은 원자 서너 층이고, 3 µm 금속 간 절연막은 원자 만 층이다. 두께에 따라 쓸 수 있는 방법이 갈린다. 원자층 하나씩 쌓는 ALD로 1 µm를 쌓으면 하루가 걸리고, 분당 수백 nm를 쌓는 PVD로 1 nm를 균일하게 쌓을 수는 없다.

SIMULATOR

두께의 자: 원자층 몇 개, 방법별 몇 분?

막 두께

예시 막

시간은 TF-300 기준 속도: ALD Al₂O₃ 0.11 nm/사이클·4.2 s, PECVD 산화막 300 nm/min, PVD Ti 100 nm/min, 1000 °C 건식(마수드)·습식(딜-그로브) 산화.

원자층(약 0.3 nm)—

ALD 사이클—

ALD 시간—

PECVD 시간—

습식 산화 1000 °C—

위쪽 자는 로그 눈금의 두께와 대표 막, 아래 막대는 같은 두께를 만드는 데 걸리는 시간(로그 축)이다. 회색 띠 "실용 범위"는 한 챔버에서 수 초–수십 분이다. 해볼 것: ① 2 nm에서는 ALD가 1–2분으로 충분하지만 PECVD는 0.4 s라 두께를 정밀하게 맞추기 어렵다. ② 1 µm에서는 ALD가 10시간을 넘는다. 두꺼운 막은 PECVD·HDP·도금의 몫이다.

성장과 증착: 막이 어디에 생기는가

열산화는 막을 "올리는" 것이 아니라 실리콘을 "태워서" 만든다. 산소(또는 물)가 이미 생긴 산화막을 뚫고 확산해 들어가 Si/SiO₂ 계면에서 반응하므로, 계면이 실리콘 쪽으로 내려간다. SiO₂ 1 nm를 만드는 데 실리콘 약 0.44 nm가 소모되고, 막의 56 %는 원래 표면 위로, 44 %는 아래로 자란다. 반면 PVD·CVD·ALD는 증착(deposition)으로, 원래 표면 위에 새 물질을 얹는다. 기판은 소모되지 않고 계면은 움직이지 않는다. 산화막이 아닌 다른 기판(질화막, 금속) 위에도 쌓을 수 있다.

그림 1-2. 성장과 증착. 열산화막은 원래 표면 위아래로 56:44로 자란다(SiO₂ 분자 부피가 Si 원자 부피의 약 2.25배). 증착막은 원래 표면 위에만 쌓인다. 그래서 열산화막의 계면은 공기에 닿은 적이 없는 깨끗한 계면이다. 계면 트랩이 가장 적은 막이 열산화막인 이유다(4장).

x^2 + A x = B\,(t + \tau)\qquad \Longrightarrow\qquad x(t) = \frac{A}{2}\left[\sqrt{1 + \frac{t+\tau}{A^2/4B}} - 1\right],\qquad t_{Si} = 0.44\,x

딜-그로브(Deal–Grove) 식.

B

는 포물선 속도 상수,

B/A

는 선형 속도 상수,

\tau

는 초기 두께 보정이다. TF-300의 1000 °C 습식 산화는

B \approx 0.315

µm²/h,

B/A \approx 0.744

µm/h로 1시간에 약 390 nm다. 20 nm 이하의 건식 산화는 초기 급성장을 더한 마수드 식을 쓴다(1000 °C 1시간 약 48 nm). 자세한 유도는 3장, 얇은 산화는 4장.

SIMULATOR

산화 vs 증착: 계면이 움직인다

산화 온도 공정 시간

단면에 보일 공정

LPCVD TEOS는 TF-300 기준 700 °C·0.3 Torr·약 10 nm/min으로 고정(온도 슬라이더는 산화에만 적용).

건식 두께—

습식 두께—

TEOS 두께—

선택 공정의 Si 소모—

왼쪽은 시간에 따른 두께, 오른쪽은 선택한 공정의 단면이다(점선 = 원래 Si 표면). 해볼 것: ① 습식 1000 °C 1시간 ≈ 390 nm, 건식은 약 48 nm — 물 분자가 산화막에 훨씬 잘 녹고 빨리 확산한다. ② 산화 곡선은 시간이 갈수록 휘어진다(확산 제한,

x \propto \sqrt t

). 증착은 직선이다. ③ 온도를 900 °C로 내리면 건식 30분에 약 11 nm — TF-300 표의 값이다.

네 가지 방법: 산화·PVD·CVD·ALD

원자를 표면에 가져다 놓는 방법은 크게 네 가지다. 무엇이 표면에 도달하는가(산화제, 원자, 반응성 분자), 어떻게 반응이 끝나는가(확산 제한, 그대로 붙음, 표면 반응, 자기 제한)가 각각 다르다.

그림 1-3. 네 가지 방법의 메커니즘. 열산화는 산화제가 막을 뚫고 확산해 계면에서 반응하고(3장), PVD는 이온이 타깃에서 떼어 낸 원자가 직진해 붙으며(7장), CVD는 기체 분자가 뜨거운 표면에서 반응하고(9장), ALD는 두 반쪽 반응을 시간으로 나눠 한 번에 한 층만 붙게 한다(11장).

	열산화	PVD (스퍼터)	CVD (LPCVD / PECVD)	ALD
기판 온도	800–1,200 °C	상온–400 °C	LPCVD 600–800 °C / PECVD 200–400 °C	50–400 °C
공정 압력	1 atm (HiPOx 수–25 atm)	1–10 mTorr	LPCVD 0.1–1 Torr / PECVD 1–10 Torr	0.1–10 Torr
속도(TF-300)	건식 약 1 nm/min, 습식 약 6 nm/min(1000 °C, 첫 1시간)	Ti 100, Cu 400 nm/min	LPCVD 2.5–10 / PECVD 100–400 nm/min	0.03–0.12 nm/사이클 ≈ 1–2 nm/min
스텝 커버리지	~100 %(Si 표면에만)	낮음, 하단 10–30 %(이온화·롱스로로 개선)	LPCVD 80–100 % / PECVD 30–70 %	≥ 95 %(종횡비 40:1)
막질	최고(계면 트랩 $10^{10}$ cm⁻²eV⁻¹)	치밀, 금속·질화물에 강함	LPCVD 우수 / PECVD 수소 함유	치밀·조성 정밀, 잔류 C·Cl 관리
대표 막	게이트·패드·STI 라이너 산화막	Ti, TiN, Ta/TaN, Cu 시드, Al	폴리, SiN, TEOS 산화막, W, ILD	HfO₂, Al₂O₃, TiN, SiN 스페이서, W 핵생성층

그림 1-4. 속도와 피복성의 지도(개략). 분당 수백 nm를 쌓는 PVD·PECVD는 트렌치 바닥에 막이 적게 쌓이고, 바닥까지 고르게 쌓는 LPCVD·ALD는 느리다. 이 맞바꿈을 깨려는 기술이 이온화 PVD(8장), HDP-CVD(10장), 공간 분할 ALD(12장)다.

ALD가 "한 층씩" 쌓는 이유는 반응이 표면에서 스스로 멈추기 때문이다. TMA 분자는 표면의 –OH 자리에만 붙고, 자리가 다 차면 더 붙지 않는다. 이 자기 제한(self-limiting) 성질 덕분에 펄스를 조금 길게 줘도 두께가 늘지 않고, 트렌치 바닥까지 기체가 도착할 시간만 주면 모든 면에 같은 두께가 쌓인다. 표면 덮임률은 랭뮤어 흡착 $\theta = 1 - e^{-s\Phi t/N_s}$ 을 따른다. CVD는 반응물 둘이 동시에 있어 표면이 계속 자란다.

SIMULATOR

표면에서 본 ALD와 CVD: 자기 제한과 거칠기

방식

TMA 펄스 시간 TMA 분압 퍼지 부족(전구체 겹침)

사이클 / 시간—

평균 두께—

펄스 끝 덮임률 θ—

거칠기(RMS)—

표면 자리 64개를 단면으로 그렸다. 위: 막(층마다 색이 바뀜)과 붙은 TMA(작은 점). 아래: 랭뮤어 덮임률

\theta(t)

과 지금 펄스 시간(점). 300 °C,

s \approx 2\times10^{-3}

, 자리 밀도

5\times10^{14}

cm⁻² 가정. 해볼 것: ① 펄스를 0.1 → 0.3 s로 늘려도 θ는 0.97 → 1.00으로 거의 그대로다. 사이클당 두께가 일정한 이유다. ② 0.02 s로 줄이면 θ ≈ 0.5로 GPC가 반이 되고 표면이 듬성듬성 자란다. ③ CVD로 바꾸면 자리마다 무작위로 자라 거칠기가

\sqrt t

처럼 커진다. ④ "퍼지 부족"을 켜면 ALD에도 CVD 성분이 섞인다.

같은 트렌치, 네 가지 방법

막이 패턴 위에서 얼마나 고르게 쌓이는지를 스텝 커버리지(step coverage)라 하고, 보통 트렌치 바닥(또는 측벽) 두께 ÷ 윗면 두께로 정의한다. 방법마다 바닥에 도달하는 물질의 양을 정하는 원리가 다르다.

PVD: 원자가 직진하고 닿으면 붙는다(부착 계수 ≈ 1). 바닥의 한 점이 받는 양은 그 점에서 하늘(입구)이 보이는 각도, 곧 시야각에 비례한다. 입사 분포가 $\cos^n\theta$ 로 좁을수록(n이 클수록)(롱스로, 이온화) 바닥이 많이 받는다.
CVD: 분자가 벽에 부딪혀도 확률 $s$ (부착 계수)로만 반응하고 나머지는 튕겨 나가 더 깊이 들어간다. 폭 $w$ 인 홈 안에서 크누센 확산과 벽 반응이 겨루는 깊이 척도는 $\Lambda \approx w\sqrt{2/3s}$ 이고, 두께는 $\cosh((d-z)/\Lambda)/\cosh(d/\Lambda)$ 로 줄어든다.
ALD: 표면이 포화되면 더 붙지 않으므로, 노출량만 충분하면 어디서나 같은 두께다(노출량 계산은 13장).
열산화: 실리콘이 드러난 면이면 어디서나 같은 두께로 자라지만, 실리콘을 소모하고 Si 표면에서만 된다.

SIMULATOR

트렌치 피복 비교: 시야각 · 부착 계수 · 자기 제한

방법

종횡비 AR (폭 100 nm) 윗면 두께 PVD 방향성 n (cosⁿ) CVD 부착 계수 s

바닥 / 윗면—

측벽 최소 / 윗면—

공정 시간—

판정—

단면은 깊이 방향을 줄여 그렸고(폭과 막 두께는 같은 비율), 오른쪽 그래프는 깊이에 따른 측벽 두께/윗면 두께다. 방법을 고르면 PECVD는 s = 0.3, LPCVD(TEOS)는 s = 0.005로 맞춘다. 공정 시간은 PVD Ti 100 nm/min, PECVD 300 nm/min, LPCVD TEOS 10 nm/min, ALD 0.11 nm/4.2 s, 습식 산화 1000 °C(딜-그로브)로 계산한다. 해볼 것: ① PVD(n = 1)로 AR 5의 바닥은 윗면의 약 13 %다(TF-300 배리어 사양 ≥ 10 %를 겨우 넘는다). n을 10으로(롱스로·이온화) 올리면 약 26 %로 는다. ② LPCVD에서 s를 10⁻² → 10⁻⁴로 내리면 AR 40에서도 바닥이 약 90 %다. ③ 윗면 두께를 폭의 절반 가까이 올리면 입구가 먼저 막혀 보이드가 생긴다.

스텝 커버리지 사양TF-300 목표 사양은 ALD 스텝 커버리지 ≥ 95 %(종횡비 40:1), PVD 배리어 하단 피복 ≥ 10 %(종횡비 5:1)다. 위 시뮬레이터에서 일반 PVD(n = 1)로 AR 5의 바닥을 보면 약 13 %로 사양 경계에 가깝고, AR 10이면 약 6 %로 떨어진다. 그래서 실제 배리어는 이온화 PVD(기판 RF 바이어스로 이온을 수직으로 끌어당김)나 ALD TaN으로 간다(8장, 17장). AR 40을 95 % 이상 덮을 수 있는 방법은 ALD뿐이다.

SIMULATOR

방법 고르기: 두께 · 종횡비 · 온도 한계 → 가능한 방법과 처리량

목표 두께 종횡비 AR 요구 피복성 허용 최고 온도

사례

증착 장비 한 대의 구조

방법은 달라도 증착 장비의 뼈대는 비슷하다. 가스 공급(질량 유량 제어기 MFC, 전구체 용기와 가열 배관), 반응 공간(샤워헤드 또는 타깃, 웨이퍼를 데우는 척·서셉터), 에너지원(히터, RF·DC 전원과 정합기, 램프), 진공 시스템(스로틀 밸브, 터보·드라이 펌프, 스크러버), 웨이퍼 이송(로드락, 로봇)으로 이뤄진다. 레시피는 이 부품들에 내리는 명령, 곧 온도·압력·유량·전력·시간의 목록이다.

그림 1-5. 증착 장비의 공통 구조. 손잡이는 다섯 가지다: 온도(척·히터), 압력(스로틀), 유량(MFC), 전력(RF·DC), 시간(스텝·펄스·퍼지). 이 책의 모든 시뮬레이터는 이 다섯 손잡이 가운데 몇 개를 막의 결과에 잇는다.

레시피 손잡이 중 압력은 직접 정하는 값이 아니다. MFC가 넣는 유량 $Q$ 와 스로틀 밸브가 정하는 유효 펌핑 속도 $S_{eff}$ 의 비, $P = Q/S_{eff}$ 로 정해진다. 압력이 정해지면 평균 자유 행로 $\lambda$ , 체류 시간 $\tau = PV/Q$ , 분자가 이동 중 부딪히는 횟수가 따라 정해진다(2장).

SIMULATOR

레시피 손잡이 → 챔버 안의 기체

TF-300 모듈

총 유량 스로틀 열림

압력 P = Q/S_eff—

평균 자유 행로 λ—

간격 L을 가며 충돌 수—

체류 시간 τ—

스로틀 유효 속도는

S_{eff} = S_{max}\,(o/100)^2 + 0.002\,S_{max}

로 근사했다. 그림의 점은 분자이고, 점 수는 압력의 로그, 직진 거리는 λ에 비례한다(간격 L 대비). 해볼 것: ① PV 모듈에서 스로틀을 조여 압력을 3 → 15 mTorr로 올리면, 스퍼터된 원자가 60 mm를 날며 겪는 충돌이 약 3번 → 15번으로 는다. 원자가 열평형화되어 방향성과 에너지를 잃는다(7·8장). ② AL 모듈의 기본값(300 sccm, 1 Torr)에서 τ ≈ 0.26 s다. 퍼지 2 s가 충분한 이유다. ③ FX(LPCVD 퍼니스)는 튜브가 커서 τ가 십수 초다. 배치 장비에서는 웨이퍼 사이 기체 고갈이 문제가 된다(14장).

손잡이	무엇을 바꾸나	막에 나타나는 결과(대표)	자세히
온도 ↑	반응 속도(아레니우스), 표면 확산, 탈착	CVD: 반응 제한 → 수송 제한, 막 밀도 ↑·수소 ↓. ALD: 온도 창을 벗어나면 분해(CVD화) 또는 응축	9장, 11장
압력 ↑	λ ↓, 확산 계수 ↓, 체류 시간 ↑	PVD: 열평형화 → 피복·밀도 ↓, 인장 응력. CVD: 수송 제한 ↑, 기상 반응·입자 ↑	2장, 8장
유량 ↑	공급 ↑, 체류 시간 ↓	고갈 완화 → 균일도 ↑, 원료 낭비 ↑	14장
RF 전력·바이어스 ↑	해리·이온 밀도·이온 에너지 ↑	PECVD: 속도 ↑, 막 치밀·압축 응력. 이온화 PVD: 바닥 피복 ↑, 재스퍼터	10장, 8장
펄스·퍼지 시간	노출량, 잔류 전구체	ALD: 포화 여부(GPC), 퍼지 부족 시 CVD 성분·입자	11장

클러스터 장비: 진공 속에서 막을 이어 쌓는다

배리어 위에 시드를 쌓거나 HfO₂ 위에 TiN을 쌓을 때, 웨이퍼가 그사이에 공기에 닿으면 표면이 산화되거나 물이 붙는다. 그래서 매엽 증착 장비는 여러 공정 챔버를 진공 이송 챔버 둘레에 붙인 클러스터 장비(cluster tool)로 만든다. 웨이퍼는 FOUP → 대기 로봇(EFEM) → 로드락(load lock) → 진공 로봇 → 공정 챔버들 → 로드락 → FOUP 순서로 흐르고, 진공을 깨지 않고 여러 막을 이어 쌓는다.

그림 1-6. 클러스터 장비 평면도와 처리량 계산. 공정 챔버(PM)는 보통 4–6개다. 처리량은 각 단계(같은 공정 챔버 묶음), 진공 로봇, 로드락 가운데 가장 느린 것이 정한다. 아래 3D 모델에서 레시피를 바꿔 병목을 찾아보자.

3D 클러스터 장비: 웨이퍼 경로와 처리량

드래그: 회전 · 휠: 확대

레시피

공정 시간 배율 로봇 이송 시간 자동 회전

처리량—

병목—

웨이퍼 한 장의 체류—

하루 처리(가동률 85 %)—

웨이퍼 한 장이 로드락(오른쪽 앞)에서 출발해 레시피 순서대로 챔버를 돌고 왼쪽 앞 로드락으로 나간다. 처리 중인 챔버는 빛나고, 웨이퍼 색은 쌓인 막의 색으로 바뀐다(애니메이션 시간은 축소). 교환 시간 15 s, 로드락 2개·배기/벤트 35 s 가정. 해볼 것: ① "게이트 스택"은 TiN ALD(약 300 s, 챔버 3개)가 병목이다. ② "PECVD ILD"에서 배율을 0.3으로 줄이면 병목이 로드락·로봇으로 넘어간다. 공정을 빠르게 해도 처리량은 더 오르지 않는다. ③ 로봇 이송 시간을 20 s로 늘려 보자.

공정 흐름 속의 박막

칩 공정은 크게 트랜지스터를 만드는 FEOL, 트랜지스터와 배선을 잇는 MOL, 배선을 쌓는 BEOL로 나뉜다. 박막 공정은 모든 구간에 들어가지만, 쓸 수 있는 온도가 구간마다 다르다. FEOL은 고온(산화 1000 °C, 활성화 어닐 1050 °C 스파이크)을 견디지만, 니켈 실리사이드가 생긴 뒤에는 약 500 °C, 구리 배선이 들어간 뒤에는 약 400 °C가 한계다. 이 순서가 박막 방법의 선택을 정한다(5장, 17장).

그림 1-7. 공정 흐름과 박막. 선은 각 구간에서 허용되는 대략의 최고 온도다. 열산화와 LPCVD는 FEOL 초반에 몰려 있고, 배선이 들어간 뒤에는 PECVD·PVD·ALD처럼 400 °C 이하에서 쌓는 방법만 쓴다. BEOL의 ILD·배리어·시드·캡은 배선 층마다 반복된다.

이 책에서 다루지 않는 막도 있다. 구리 배선의 몸통은 전기 도금(ECD)으로 채우고, 포토레지스트·SOC는 스핀 코팅으로 바른다. 에피택시 Si/SiGe는 CVD의 특수한 경우로 10장에서 짧게 본다. 공정 전체의 흐름은 ProcessBook의 증착·산화 장에서 입문 수준으로 볼 수 있다.

이 책의 지도

책은 일곱 묶음이다. 1–2장과 6장은 모든 박막 공정에 공통인 기체와 표면의 언어, 3–5장은 열산화와 열 예산, 7–8장은 PVD, 9–10장은 CVD, 11–12장은 ALD, 13–16장은 방법을 가로지르는 결과 지표(피복성·균일도·막질·계측), 17장은 실제 소자에서의 통합이다.

그림 1-8. ThinFilmBook의 장 지도. 가운데 네 묶음(방법별)은 서로 독립적으로 읽어도 된다. 오른쪽의 결과 지표 장은 방법들을 같은 잣대(스텝 커버리지, 1σ 균일도, 밀도·응력·누설, 측정)로 다시 비교한다.

이런 질문이 있다면	먼저 읽을 장
산화 시간을 계산하고 싶다 · 게이트 산화막 품질이 궁금하다	03 → 04 → 05
스퍼터 막의 응력·피복이 문제다	02 → 07 → 08
CVD 속도가 온도에 따라 이상하게 변한다 · 배치 균일도가 나쁘다	09 → 10 → 14
ALD 사이클을 줄이고 싶다 · 고종횡비를 덮어야 한다	11 → 12 → 13
막질과 측정값을 해석하고 싶다	06 → 15 → 16

핵심 정리

칩은 수십 겹의 막으로 이뤄진다. 역할은 절연·게이트 유전체·전극·식각 정지·확산 방지·시드이고, 두께는 1 nm부터 수 µm까지다.
열산화는 실리콘을 소모하며 계면이 내려가는 성장이다( $t_{Si} = 0.44x$ ). PVD·CVD·ALD는 원래 표면 위에 얹는 증착이다.
딜-그로브 $x^2 + Ax = B(t+\tau)$ : 얇을 때 선형, 두꺼울 때 $\sqrt t$ . TF-300 1000 °C 1시간은 건식 약 48 nm, 습식 약 390 nm다.
속도와 피복성은 맞바꿈이다. PVD(빠름, 시야각 지배) → PECVD → LPCVD(부착 계수 작음) → ALD(자기 제한, 느림, 완전 피복).
장비 공통 손잡이는 온도·압력·유량·전력·시간이고, 압력은 $P = Q/S_{eff}$ 로 유량과 스로틀이 함께 정한다.
클러스터 장비는 진공을 깨지 않고 여러 막을 이어 쌓는다. 처리량은 가장 느린 단계(공정 챔버 묶음·로봇·로드락)가 정한다.
공정 순서가 온도 한계를 정한다. FEOL은 고온 공정(산화, LPCVD), BEOL은 400 °C 이하 공정(PECVD, PVD, ALD)을 쓴다.

확인 퀴즈

1. 실리콘 위에 열산화막 100 nm를 키웠다. 소모된 실리콘 두께와 원래 표면 위로 올라온 높이는?

SiO₂ 1 nm당 Si 0.44 nm가 소모된다. 계면은 원래 표면에서 44 nm 내려가고, 막의 나머지 56 nm는 원래 표면 위에 있다.

2. 종횡비 40:1 홀의 측벽과 바닥에 2 nm HfO₂를 95 % 이상 고르게 입혀야 한다. 가장 알맞은 방법은?

자기 제한 반응 덕분에 노출량만 충분하면 모든 면이 같은 두께로 덮인다. TF-300 사양(AR 40에서 ≥ 95 %)도 ALD 기준이다. 2 nm라면 사이클 수십 번으로 시간도 짧다.

3. PVD 막이 트렌치 바닥에 얇게 쌓이는 주된 이유는?

PVD 원자는 거의 충돌 없이 직진하고 처음 닿은 곳에 붙는다. 바닥의 한 점이 받는 플럭스는 그 점에서 입구가 보이는 각도에 비례하므로, 깊을수록 줄어든다. 입사 방향을 수직에 가깝게 모으면(롱스로, 이온화 + 바이어스) 개선된다.

4. TF-300 AL 챔버의 Al₂O₃ 레시피(사이클 4.2 s, GPC 0.11 nm)로 100 nm를 쌓으면 대략 얼마나 걸리는가?

100/0.11 ≈ 909 사이클 × 4.2 s ≈ 3,800 s ≈ 64분. 시간당 약 94 nm다. ALD가 수 nm–수십 nm 막에 주로 쓰이는 이유다.

5. 클러스터 장비에서 TiN ALD 단계가 300 s 걸리고 같은 챔버가 3개, 교환 시간은 15 s다. 다른 단계와 로봇이 충분히 빠르다면 처리량은?

3 × 3600/(300 + 15) ≈ 34장/시간. 처리량은 가장 느린 단계가 정하고, 느린 단계는 챔버를 병렬로 늘려 보완한다.

6. 압력을 직접 설정하지 않고 "유량과 스로틀"로 맞추는 이유로 옳은 것은?

챔버로 들어오는 기체량 Q(MFC)와 빠져나가는 양 S_eff·P가 같아지는 압력에서 평형이 된다. 압력 제어기는 격막 게이지를 보며 스로틀 각도를 움직인다.

7. 구리 배선이 들어간 뒤의 공정(BEOL)에서 LPCVD 질화막(760 °C)이나 열산화를 쓰지 않는 가장 큰 이유는?

구리 확산, 저유전막 손상, 실리사이드 변질 때문에 BEOL은 약 400 °C 이하로 제한된다. 그래서 같은 SiN이라도 BEOL에서는 PECVD로 쌓는다(5장, 17장).