Chapter 17

응용과 통합: 게이트·배선·3D 낸드

지금까지 산화·PVD·CVD·ALD를 한 장씩 따로 봤다. 실제 칩에서는 이 막들이 정해진 순서로 쌓이고, 각 막은 앞뒤 공정의 제약(열 예산, 피복성, 응력, 식각 선택비, 비용)을 함께 만족해야 한다. 이 장은 대표적인 통합 문제 여섯 가지를 계산으로 따라간다. 게이트 스택에서 0.1 nm를 다투는 EOT, 트랜지스터를 늘이고 누르는 질화막 응력, 좁은 트렌치를 보이드 없이 채우는 갭필, 콘택 안에서 금속이 차지할 자리를 빼앗는 배리어, 수백 층을 쌓으며 웨이퍼를 휘게 만드는 3D 낸드 적층, 그리고 같은 막을 어느 장비로 쌓을지 정하는 비용이다.

계면 SiO₂ + HfO₂ 게이트 스택의 EOT와 직접 터널링 누설을 계산하고, 고유전율이 무엇을 얻게 하는지 설명할 수 있다.
스페이서·CESL의 형성 순서를 알고, CESL 응력이 채널 응력과 n·p 이동도를 어떻게 바꾸는지 압저항 계수로 계산한다.
STI 갭필에서 증착 방식(HDP, SACVD, 유동성 CVD, ALD)에 따라 보이드·심이 생기는 조건을 설명할 수 있다.
콘택에서 배리어·핵생성층 두께가 W 단면적과 저항을 어떻게 잠식하는지 계산한다.
3D 낸드 산화막/질화막 적층의 누적 $\sum\sigma_i t_i$ 와 웨이퍼 휨, 채널 홀 ONO의 깊이 의존성, 비정질 탄소 하드마스크의 맞바꿈을 계산한다.
퍼니스·PECVD·ALD의 처리량과 웨이퍼당 소유 비용(CoO)을 막 두께에 따라 비교할 수 있다.

칩 단면의 막 지도

로직 칩 단면을 아래에서 위로 훑으면 박막 공정이 어디에 쓰이는지 한눈에 보인다. FEOL(트랜지스터)에는 STI 라이너·갭필, 게이트 유전체·금속, 스페이서, CESL이, MOL(콘택)에는 배리어와 W(또는 Co·Mo) 충전이, BEOL(배선)에는 저유전율 절연막, 배리어·Cu 시드, 캡 질화막이 있다. 메모리에서는 3D 낸드의 수백 층 산화막/질화막 적층과 채널 홀 ONO가 가장 큰 박막 공정이다.

그림 17-1. 로직 칩 단면(개념, 비율 무시)과 막별 대표 장비. 색은 책 전체의 재료 색 키를 따른다: 산화막질화막고유전율금속·배리어구리. 아래층일수록 열 예산 여유가 크고(고온 산화·LPCVD 가능), 금속이 들어간 뒤로는 약 400 °C 이하 공정만 쓸 수 있다.

게이트 스택: EOT와 누설

트랜지스터의 구동력은 게이트 정전 용량 $C_{ox} = \varepsilon/t$ 에 비례한다. SiO₂만으로 용량을 키우려면 막을 얇게 해야 하는데, 1.2 nm 아래에서는 직접 터널링 누설이 0.2 nm마다 약 10배씩 늘어 대기 전력이 감당할 수 없게 된다. 해법은 유전 상수가 큰 HfO₂(k ≈ 18–25)를 쓰는 것이다. 같은 용량을 물리적으로 두꺼운 막으로 얻는다. 용량을 SiO₂ 두께로 환산한 것이 EOT(equivalent oxide thickness)다.

\text{EOT} = t_{IL}\,\frac{3.9}{k_{IL}} + t_{HK}\,\frac{3.9}{k_{HK}},\qquad C_{ox} = \frac{3.9\,\varepsilon_0}{\text{EOT}},\qquad J_g \approx J_0\exp\!\Bigl(-\sum_i 2\kappa_i t_i\Bigr),\quad \kappa_i = \frac{\sqrt{2m_i^*\phi_i}}{\hbar}

t_{IL}

은 계면(interfacial layer) SiO₂,

t_{HK}

는 HfO₂ 두께다. 누설은 각 층의 WKB 감쇠 상수

\kappa

로 근사했다. SiO₂(

m^* = 0.5m_0

\phi = 3.1

eV)는

2\kappa \approx 12.7

nm⁻¹, HfO₂(

m^* \approx 0.2m_0

\phi \approx 1.5

eV)는

2\kappa \approx 5.6

nm⁻¹이다. HfO₂는 장벽이 낮아 nm당 감쇠는 약하지만, 같은 EOT에서 물리 두께가 약 5배라 전체 감쇠가 훨씬 크다.

계면 SiO₂를 아예 없애면 EOT가 더 줄겠지만, HfO₂를 Si 위에 바로 쌓으면 계면 트랩과 원격 포논 산란으로 이동도가 크게 떨어진다. 그래서 0.5–1 nm의 계면 산화막(화학 산화나 RTP 래디컬 산화)을 남긴다. 이후 고온 어닐에서 HfO₂를 지나 들어온 산소가 계면 SiO₂를 다시 키우는 재성장이 EOT의 적이다. TiN 위 산소 흡수층(scavenging)이나 저온 공정 순서(게이트 라스트)로 막는다. HfO₂ 자체의 ALD 화학과 결정상은 12장에서 다뤘다.

그림 17-2. 고유전율·금속 게이트(HKMG) 스택. 각 층의 두께가 0.1 nm 단위로 관리된다. ALD의 사이클 수(HfO₂ 2 nm = 약 33사이클)가 EOT를 직접 정한다.

SIMULATOR

게이트 스택 EOT·누설 계산기

계면 SiO₂ t_IL HfO₂ t_HK

HfO₂ 결정상(k)

어닐 중 계면 재성장

EOT—

C_ox—

J_g @ 1 V—

같은 EOT SiO₂ 대비—

그림: 가로축 EOT, 세로축 1 V에서의 게이트 누설(로그). 회색 선은 SiO₂ 단일막, 색 선은 현재 계면층·결정상에서 HfO₂ 두께를 0→4 nm로 바꾼 궤적, 점이 현재 스택. 점선은 저전력 로직의 교육용 누설 한계(1 A/cm²).

J_0

는 SiO₂ 1.2 nm에서 약 30 A/cm²가 되도록 맞췄다. 해볼 것: 재성장을 0 → 0.4 nm로 늘리면 EOT가 그만큼 그대로 늘어난다(계면층은 k가 낮아 EOT에 1:1로 더해짐). 같은 HfO₂ 두께라도 정방정(k ≈ 30)이면 EOT가 0.1 nm 넘게 준다.

게이트 스택의 전기적 동작(문턱 전압, 단채널 효과)은 DeviceBook MOSFET·스케일링 장을 보자.

스페이서·라이너·CESL

스페이서(spacer)는 게이트 옆벽에 붙은 얇은 절연막 기둥이다. 게이트 위에 SiN(또는 SiO₂/SiN)을 등각으로 쌓은 뒤, 방향성 건식 식각으로 평면 부분만 걷어 내면 옆벽에만 남는다. 스페이서 폭은 거의 증착 두께 × 측벽 피복률이므로, ALD·LPCVD처럼 피복성이 좋은 방식이 쓰인다. 이 폭이 소스·드레인 이온 주입과 실리사이드가 게이트에서 떨어지는 거리를 정한다. 그 위를 덮는 CESL(contact etch stop layer)은 콘택 식각을 멈추는 SiN이면서, 일부러 큰 응력을 넣어 채널을 늘이거나 누르는 응력 기술로 쓰인다.

그림 17-3. 스페이서는 “등각 증착 + 방향성 식각”으로 만든다. CESL은 응력을 가진 SiN이 게이트 사이 공간을 채우며 채널을 길이 방향으로 늘이거나 누른다. nMOS와 pMOS 위에 서로 다른 응력의 막을 따로 까는 것이 이중 응력 라이너(DSL)다.

CESL 응력의 크기는 PECVD 조건이 정한다(15장). 인장 SiN은 저이온·고수소 조건으로 쌓은 뒤 UV 경화로 수소를 빼 +1.5 GPa 이상까지, 압축 SiN은 LF 전력을 크게 걸어 −3 GPa 근처까지 만든다. 채널이 받는 응력은 CESL 응력의 일부다. 막이 두꺼울수록, 게이트 사이 공간이 넓을수록 크다. 이동도 변화는 압저항 계수로 근사한다.

\frac{\Delta\mu}{\mu} \approx -\pi_l\,\sigma_{ch},\qquad \pi_l^{(n,\langle110\rangle)} \approx -31.6\times10^{-11}\ \text{Pa}^{-1},\quad \pi_l^{(p,\langle110\rangle)} \approx +71.8\times10^{-11}\ \text{Pa}^{-1}

\sigma_{ch} \approx 0.5\,\sigma_{CESL}\,\frac{t_{\text{eff}}}{t_{\text{eff}} + 30\,\text{nm}}\,\frac{S}{S + 40\,\text{nm}},\qquad S = p - L_g - 2w_{sp},\quad t_{\text{eff}} = \min(t, S/2)

\sigma_{ch}

는 채널 길이 방향 응력(인장 +),

p

는 게이트 피치,

L_g

= 20 nm,

w_{sp}

는 스페이서 폭,

S

는 게이트 사이 빈 공간. 공간보다 두꺼운 CESL은 가운데서 맞붙어(pinch-off) 더 쌓아도 효과가 늘지 않는다. 두 번째 식은 교육용 경험식이다.

SIMULATOR

CESL 응력 → 채널 응력 → 이동도

nMOS 위 CESL 응력 pMOS 위 CESL 응력 CESL 두께 게이트 피치 스페이서 폭

게이트 사이 공간 S—

채널 응력 n · p—

이동도 변화 n—

이동도 변화 p—

그림 위: 두 트랜지스터 단면(공간이 막히면 CESL이 맞붙은 것을 보임). 아래: 피치에 따른 n·p 이동도 변화(현재 응력·두께 기준). 해볼 것: ① 단일 인장 CESL(+1.5/+1.5 GPa)은 n을 돕지만 p를 해친다. pMOS 쪽을 −2.5 GPa로 바꾸면(DSL) 둘 다 좋아진다. ② 피치를 80 nm 아래로 줄이면 공간이 막혀 효과가 급감한다. 미세 공정에서 CESL 응력 기술이 힘을 잃고 SiGe 소스·드레인 같은 다른 응력원이 주역이 된 이유다.

STI 갭필

소자 분리 트렌치(STI)는 패드 산화막·질화막을 깔고 Si를 파낸 뒤, 얇은 라이너 열산화막(모서리를 둥글게 하고 계면을 좋게 함, 4장)을 기르고, 절연막으로 채우고, CMP로 평탄화한다(CMPBook 산화막·STI CMP). 어려운 것은 채우기다. 트렌치 위쪽이 먼저 닫히면 안에 보이드가 남고, 양옆에서 자란 막이 가운데서 만나면 심(seam)이 남는다. 둘 다 이후 HF 세정에서 파여(WER, 15장) 게이트 폴리가 들어가 단락을 만든다. 방식별 성격은 다음과 같다.

방식	원리	측벽/바닥 피복	한계 종횡비(대략)	약점
HDP-CVD	증착 + 동시 Ar 스퍼터 식각(D/S 비)	바닥 우세, 모서리 깎임	~ 4:1	모서리 손상, 재증착 오버행
SACVD(O₃/TEOS, HARP)	표면 반응 제한, 낮은 부착 계수	등각에 가까움	~ 7:1	가운데 심, 막 수축
유동성 CVD(FCVD)	액상처럼 흘러 바닥부터 채움	바닥-위 채움	> 10:1	WER 높음 → 고온 어닐 필요
ALD·PEALD 산화막	자기 제한 반응	완전 등각	노출량만 충분하면 무제한	심이 반드시 남음, 느림

그림 17-4. STI 공정 순서. ③에서 보이드나 심이 남으면 ④ 이후 HF 세정에서 열려 폴리·금속이 들어가는 결함이 된다. 갭필 막의 WER이 높으면 ⑤ 이후 높이(스텝)가 낮아져 소자 특성이 흔들린다.

SIMULATOR

STI 갭필: 방식·종횡비·경사 → 보이드·심

방식

종횡비(깊이/윗폭) 측벽 경사 HDP 식각/증착 비

결과—

보이드 높이(깊이 대비)—

바닥 폭—

윗면 증착량(윗폭 대비)—

모델(교육용 1차원 프로파일): 윗폭 W, 깊이 = 종횡비 × W. 깊이 z의 측벽 성장 속도 = S·e^(−z/Λ)(1 + 윗모서리 오버행), 바닥 성장 속도 = B. 방식별 (S, Λ/W, 오버행, B): PECVD (0.5, 1.2, 0.6, 0.5), HDP (0.12, 2, 0.6, 1.0, 윗모서리를 식각/증착 비만큼 깎음), SACVD (0.85, 20, 0.05, 0.85), FCVD (0.05, ∞, 0, 2.0: 흐름으로 바닥부터), ALD (1, ∞, 0, 1). 어느 높이에서든 남은 틈이 0이 되면 닫힘으로 보고, 그 아래 틈이 남아 있으면 보이드, 거의 동시에 닫히거나 양옆 벽이 아래에서부터 지퍼처럼 맞붙어 올라오면 심이다. 해볼 것: HDP에서 식각/증착 비를 0 → 0.3으로 올리면 오버행이 깎여 종횡비 4까지 채운다. 종횡비 8이면 SACVD는 심, FCVD만 보이드 없이 채운다. 경사를 90°로 세우면 같은 방식도 더 쉽게 보이드가 난다.

배리어·시드·W 충전

트랜지스터의 소스·드레인·게이트를 첫 배선에 잇는 콘택은 지름 수십 nm, 깊이 100 nm 안팎의 구멍이다. 바닥에는 Ti(실리사이드 형성·자연 산화막 환원)를, 그 위에 TiN 배리어(WF₆의 불소가 Ti·Si를 공격하는 것을 막음, 접착층)를 깔고, W 핵생성층(B₂H₆나 SiH₄로 WF₆를 환원하는 펄스 증착, 수 nm)을 만든 뒤, WF₆ + H₂ CVD로 나머지를 채운다. 문제는 배리어와 핵생성층의 비저항이 W보다 훨씬 크다는 점이다(TiN 약 60–150 µΩ·cm, 핵생성 W 약 20–40 µΩ·cm, 벌크 W 5.3 µΩ·cm). 콘택이 작아질수록 이 저저항 금속이 차지할 단면이 줄어든다.

R_{\text{plug}} = \Bigl(\sum_i \frac{A_i}{\rho_i h}\Bigr)^{-1} + R_{\text{bottom}},\qquad A_W = \pi\Bigl(\frac{d}{2} - t_b - t_n\Bigr)^2,\qquad R_{\text{bottom}} = \frac{\rho_b\,t_b + \rho_c}{\pi d^2/4}

세로 방향으로는 W 코어, 핵생성층 고리, 배리어 고리가 병렬이고, 바닥 배리어와 실리사이드 접촉 비저항

\rho_c

(약 1×10⁻⁹ Ω·cm²)가 직렬이다. W 코어 비저항에는 지름에 따른 크기 효과(16장)를 넣는다. PVD 배리어는 측벽·바닥 피복이 나빠 측벽 최소 두께를 맞추려면 윗면에 훨씬 두껍게 쌓아야 하고, 입구 오버행이 W 충전을 막는다(TF-300 목표: PVD 바닥 피복 ≥ 10 %, 종횡비 5:1).

그림 17-5. W 콘택 충전. 측벽에서 자란 W가 가운데서 만나 심을 남긴다. 이후 W CMP(CMPBook 텅스텐 CMP)에서 심이 열리면 슬러리가 들어가 부식된다. 최근에는 배리어 없는 Mo나 선택적 W 바닥-위 충전으로 고저항 고리를 없앤다.

SIMULATOR

콘택 플러그 저항: 배리어가 W 자리를 빼앗는다

콘택 지름 d 콘택 깊이 h 측벽 최소 TiN 두께 W 핵생성층

배리어 증착

플러그 저항—

W 코어 면적 비—

바닥(접촉 + 배리어) 몫—

판정—

위: 콘택 단면(TiN 회색, 핵생성 W 옅은 색, W 코어 진한 색). 아래: 지름에 따른 저항(ALD 실선, PVD 점선). PVD는 측벽 피복 30 %(바닥 근처 최소)–60 %(입구), 바닥 10 %, 입구 오버행 = 윗면 두께의 40 %로 가정해, 측벽 최소 두께를 맞추려면 윗면에 3.3배를 쌓고 측벽 평균은 최소의 1.5배가 된다. 접촉 비저항 1×10⁻⁹ Ω·cm²(실리사이드). 비저항: TiN 100, 핵생성 W 30, 벌크 W 5.3 µΩ·cm(λ_e 19 nm 크기 효과). 해볼 것: 지름 20 nm에서 TiN 3 nm + 핵생성 3 nm면 W 코어는 단면의 16 %뿐이다. PVD로 바꾸면 입구가 닫혀 충전 자체가 안 된다. 지름이 작아질수록 바닥 접촉 저항(면적에 반비례)이 전체의 대부분을 차지하는 것도 보자.

3D 낸드: 수백 층 적층과 웨이퍼 휨

3D 낸드는 셀을 세로로 쌓는다. PECVD로 산화막과 질화막을 번갈아 수백 층(쌍) 쌓고, 그 전체를 관통하는 채널 홀을 뚫고, 홀 안쪽 벽에 ALD로 차단 산화막·전하 포획 질화막·터널 산화막과 폴리 채널을 입힌 뒤, 나중에 질화막을 습식으로 빼내고 그 자리를 W(워드 라인)로 채운다(교체 게이트). 셀 구조와 동작은 MemoryBook 3D NAND 장에서 다룬다. 박막 관점의 핵심 문제는 셋이다.

누적 응력과 휨: 층마다 수십 MPa만 남아도 $\sum\sigma_i t_i$ 가 수백 N/m에 이르러 웨이퍼가 수백 µm 휜다. 노광기 척킹과 층간 정렬(오버레이)이 무너진다. 산화막(압축)과 질화막(인장 쪽으로 조절)의 응력을 짝지어 상쇄하고, 뒷면에 보상막을 쌓는다.
층 두께 누적: 층당 두께 오차가 쌓여 맨 위층의 높이가 흔들리면 계단(staircase) 식각과 워드 라인 콘택이 어긋난다. PECVD 균일도(TF-300 목표 ≤ 1.5 %)가 그대로 누적된다.
깊은 홀 안의 ALD: 종횡비 50:1을 넘는 홀 바닥까지 ONO를 같은 두께로 입혀야 한다(Gordon 노출량, 13장). 홀은 아래로 갈수록 좁아지므로 같은 두께라도 남는 코어가 줄고, 셀마다 전계가 달라진다.

그림 17-6. 3D 낸드의 박막 구조(개념). 왼쪽: PECVD 산화막/질화막 교대 적층과 아래로 좁아지는 채널 홀. 오른쪽: 홀을 위에서 본 단면으로, 바깥(홀 벽)부터 안쪽으로 ALD 차단 산화막 → 질화막 → 터널 산화막 → 폴리 채널 → 코어 산화막 순으로 채운다.

SIMULATOR

ON 적층: 쌍 수·층 응력 → 누적 σh·웨이퍼 휨·높이 산포

ON 쌍 수 산화막 / 질화막 두께 산화막 응력 질화막 응력(LF 조절) 뒷면 보상막 σh 층당 두께 산포(1σ)

적층 높이—

누적 σh—

웨이퍼 휨—

맨 위 높이 산포 무작위 · 계통—

스토니 식(300 mm, 775 µm, δ ≈ 0.62 µm × σh[N/m], 15장). 위: 쌍 수에 따른 휨(색 실선, 현재 응력), 점선은 교육용 척킹 한계 ±150 µm. 아래: 위치별 층 두께 오차가 무작위(웨이퍼마다·층마다 독립)일 때 높이 산포 ∝ √N, 모든 층이 같은 모양으로 틀릴 때(계통, 예: 샤워헤드 중심 두꺼움) ∝ N. 해볼 것: 산화막 −150 MPa에 질화막을 +150 MPa로 맞추면 두께가 같을 때 쌍당 σh가 0이 되어 휨이 사라진다. 질화막 응력을 +300으로 두면 200쌍에서 휨이 수백 µm가 된다. 뒷면 보상막은 같은 크기의 반대 휨을 준다.

SIMULATOR

채널 홀 ONO: 홀 경사·ALD 노출량 → 남는 코어와 셀 전계

홀 윗지름 홀 바닥 지름 홀 깊이 ALD 노출량(10 µm 기준 필요량 대비)

종횡비—

코어 지름 위 · 아래—

터널 산화막 전계 아래/위—

판정—

층(바깥→안): 차단 SiO₂ 5 nm(ε 3.9), 포획 SiN 5 nm(ε 7.5), 터널 SiO₂ 4 nm(ε 3.9), 폴리 채널 8 nm. 필요한 노출량은 Gordon 모델처럼 종횡비²에 비례한다고 두고, 노출이 부족하면 깊이

\sqrt{x}

비율 아래로 두께가 줄어든다. 터널 산화막 안쪽 면의 전계는 동심 원통 커패시터

E(r_1) = V/(\varepsilon_t r_1\sum\ln(r_{i+1}/r_i)/\varepsilon_i)

로 계산한다. 위: 홀 단면(가로 과장), 아래: 깊이에 따른 터널 산화막 두께(점선)와 전계 비(실선). 해볼 것: 바닥 지름을 60 nm 아래로 줄이면 코어가 닫힌다. 노출량을 0.5로 줄이면 바닥 ONO가 얇아져 셀마다 프로그램 속도가 달라진다.

하드마스크: 비정질 탄소

수 µm 깊이의 ON 적층이나 고종횡비 콘택을 식각하려면 포토레지스트로는 버틸 수 없다. 레지스트 아래에 비정질 탄소 하드마스크(amorphous carbon layer, ACL)를 1–3 µm 깔고, 레지스트 패턴을 얇은 SiON에 옮긴 뒤 다시 a-C로 옮겨, a-C가 깊은 식각을 견디게 한다(EtchBook 고종횡비 식각). a-C는 PECVD로 C₂H₂·C₃H₆를 300–650 °C에서 분해해 쌓는다. 온도가 높을수록 수소가 빠지고 sp² 결합이 늘어 밀도와 식각 내성이 커지지만, 동시에 빛을 강하게 흡수(소광 계수 k↑)해 아래 정렬 표식이 보이지 않게 된다. 15장의 “온도 ↔ 막질”이 공정 통합의 맞바꿈으로 나타나는 대표 예다.

t_{\text{need}} = \frac{D_{\text{etch}}}{S}\,(1 + m),\qquad T_r = \exp\!\Bigl(-\frac{4\pi k\,t}{\lambda}\Bigr)

D_{\text{etch}}

는 식각할 깊이,

S

는 산화막·질화막 대 a-C 식각 선택비,

m

은 과식각·모서리 깎임 여유(30 %),

T_r

은 정렬 파장에서 a-C를 왕복이 아닌 한 번 통과하는 투과율의 근사,

k

는 소광 계수다.

그림 17-7. 다층 하드마스크와 a-C 증착 온도의 맞바꿈. 레지스트(수백 nm)가 SiON을, SiON이 a-C를, a-C가 수 µm 적층을 차례로 식각한다.

SIMULATOR

a-C 하드마스크: 증착 온도 → 선택비·필요 두께·정렬 투과율

a-C 증착 온도 식각 깊이

정렬 파장

밀도 · k(정렬 파장)—

선택비 S—

필요 a-C 두께—

정렬 투과율 · 판정—

교육용 경험식: 밀도

1.45 + 0.45u^{1.2}

g/cm³,

k_{633} = 0.03 + 0.45u^2

, 적외선에서는

k \times (633/\lambda)^{1.5}

, 선택비

2.5 + 6(\rho - 1.45)/0.45

, 여기서

u = (T - 300)/350

. 위: 온도에 따른 필요 두께. 아래: 그 두께에서의 투과율(로그), 점선은 정렬에 필요한 약 1 %. 해볼 것: 8 µm 식각에서 350 °C 투명 a-C는 두께가 3 µm를 넘어 높은 마스크 패턴이 휘거나 쓰러지기 쉽고, 600 °C a-C는 얇아지지만 633 nm 정렬이 불가능하다. 적외선 정렬로 바꾸면 창이 넓어진다.

박막 공정 비용과 처리량

같은 막을 여러 장비로 쌓을 수 있을 때, 마지막 결정은 막질 사양을 만족하는 장비 중 웨이퍼당 비용이 가장 싼 것이다. 소유 비용(CoO, cost of ownership)은 장비 감가상각, 정비, 소모품(가스·전구체·부품), 그리고 처리량으로 정해진다.

\text{WPH}_{\text{batch}} = \frac{N_{\text{batch}}}{t_{\text{over}} + d/r},\qquad \text{WPH}_{\text{single}} = \min\Bigl(\frac{3600\,N_{ch}}{t_{\text{over}} + d/r},\ \text{WPH}_{\text{robot}}\Bigr),\qquad \text{CoO} = \frac{C_{\text{fixed}}/\text{yr}}{\text{WPH}\cdot 8760\cdot U} + C_{\text{cons}}(d)

N_{\text{batch}}

은 배치 제품 웨이퍼 수(TF-300 FX 125장),

t_{\text{over}}

는 성막 외 시간(퍼니스: 투입·승온·안정화·냉각·인출 약 3.5 h, 매엽: 펌프·가열·플라즈마 안정화·세정 수십 s),

d/r

은 막 두께 / 증착 속도,

N_{ch}

는 챔버 수,

U

는 가동률(0.85),

C_{\text{fixed}}

는 연간 감가상각(5년) + 정비(장비가 8 %/년),

C_{\text{cons}}

는 두께에 비례하는 소모품비다.

그림 17-8. 장비별 시간 구성. 배치 퍼니스는 오버헤드가 크지만 125장으로 나누고, 매엽 ALD는 오버헤드가 작지만 두께에 정비례해 느려진다. 막 두께에 따라 경제적인 장비가 바뀐다.

SIMULATOR

퍼니스 vs PECVD vs ALD: 처리량과 웨이퍼당 비용

막 두께 ALD 사이클 시간 퍼니스 오버헤드

막

퍼니스 WPH · $/장—

PECVD WPH · $/장—

ALD WPH · $/장—

가장 싼 장비—

막 두께 슬라이더는 로그(10⁰–10³ nm). 가정(교육용, 금액은 상대 비교용): 퍼니스 $3.5M, 125장/배치, 증착 속도 SiN 2.5·SiO₂(TEOS) 10 nm/min; PECVD 4챔버 $4.5M, SiN 100·SiO₂ 300 nm/min, 웨이퍼당 오버헤드 40 s + 누적 1 µm마다 챔버 세정 60 s; ALD 4챔버 $5M, GPC 0.11 nm, 오버헤드 60 s. 로봇 한계 120 WPH, 가동률 85 %, 감가상각 5년, 정비 8 %/년, 소모품: 퍼니스 $0.6/장, PECVD $0.3 + $0.004/nm, ALD $0.5 + $0.03/nm(전구체). 위: 처리량(로그), 아래: 웨이퍼당 비용(로그). 해볼 것: 2 nm 막은 ALD가 퍼니스보다 싸다(PECVD는 더 싸 보이지만 2 nm를 등각·균일하게 맞추지 못한다). 50 nm를 넘으면 ALD가 수십 배 비싸진다. 사이클 시간을 1 s로 줄이면(공간 분할 ALD, 12장) 교차점이 오른쪽으로 옮겨 간다. 막질·피복성 사양이 먼저고, 비용은 그다음이다.

같은 SiN, 세 가지 답STI 패드 질화막(150 nm, 고밀도·저 WER 필요, 앞뒷면 무관)은 FX 퍼니스 LPCVD가 막질과 비용 모두 이긴다. 배선 위 식각 정지막(30 nm, 400 °C 이하 필수)은 PE 모듈 PECVD만 가능하다. 3D 낸드 홀 안 전하 포획막(5 nm, 종횡비 50:1 이상 등각)은 AL 모듈 ALD만 가능하다. 장비 선택은 “열 예산 → 피복성 → 막질 → 비용” 순서로 걸러진다.

핵심 정리

막의 위치(FEOL·MOL·BEOL)가 허용 열 예산을 정하고, 열 예산이 쓸 수 있는 장비를 정한다. 금속이 들어간 뒤로는 약 400 °C 이하다.
EOT = $t_{IL}\cdot3.9/k_{IL} + t_{HK}\cdot3.9/k_{HK}$ . HfO₂는 같은 EOT에서 물리 두께가 커 직접 터널링 누설을 수 자릿수 줄인다. 계면 SiO₂ 재성장은 EOT에 1:1로 더해진다.
스페이서는 등각 증착 + 방향성 식각으로, 폭은 증착 두께 × 측벽 피복이다. CESL 응력은 $\Delta\mu/\mu \approx -\pi_l\sigma$ 로 n(인장)·p(압축) 이동도를 바꾸지만, 게이트 사이 공간이 좁아지면 효과가 급감한다.
갭필은 위가 먼저 닫히면 보이드, 양옆이 동시에 만나면 심이다. HDP는 식각으로 오버행을 깎고, SACVD는 등각, FCVD는 바닥부터 흐르며, ALD는 심을 남긴다.
작은 콘택에서는 고저항 배리어·핵생성층이 단면을 잠식해 저항이 급증한다. PVD 배리어는 측벽 두께를 맞추려다 입구를 막는다.
3D 낸드 휨은 $\sum\sigma_i t_i$ (N/m)에 비례하므로 쌍마다 산화막·질화막 응력을 상쇄하고 뒷면 보상막을 쓴다. 무작위 두께 오차는 √N, 계통 오차는 N으로 쌓인다.
테이퍼진 채널 홀 바닥은 코어가 좁고 터널 산화막 전계가 크다. ALD 노출량은 종횡비²에 비례해 필요하다.
a-C 하드마스크는 증착 온도↑로 선택비가 커지지만 소광 계수가 커져 정렬이 어렵다. 장비 선택은 열 예산 → 피복성 → 막질 → 비용(WPH, CoO) 순서로 걸러진다.

확인 퀴즈

1. 계면 SiO₂ 0.6 nm 위에 HfO₂(k = 20) 2.0 nm를 쌓았다. EOT는 약 얼마인가?

EOT = 0.6 + 2.0 × 3.9/20 = 0.6 + 0.39 ≈ 0.99 nm. 계면층은 k가 SiO₂와 같아 그대로 더해진다. 그래서 EOT를 줄이는 마지막 싸움은 계면층 두께다.

2. nMOS와 pMOS를 모두 같은 +1.5 GPa 인장 CESL로 덮었다. 예상되는 결과는?

\Delta\mu/\mu \approx -\pi_l\sigma

에서 n은

\pi_l \lt 0

이라 인장(σ > 0)에서 증가, p는

\pi_l \gt 0

이라 감소한다. 그래서 pMOS 위에는 압축 CESL을 따로 까는 이중 응력 라이너(DSL)를 쓴다.

3. 종횡비 8의 STI를 보이드·심 없이 채워야 한다. 가장 알맞은 방식과 뒤따라야 할 공정은?

FCVD는 흘러서 바닥부터 채워 보이드가 없지만 갓 쌓은 막은 기공·수소가 많아 WER이 높다(15장). 어닐로 치밀화해야 이후 HF 세정을 견딘다. ALD는 완전 등각이라 가운데 심이 반드시 남는다.

4. 지름 20 nm 콘택의 측벽에 TiN 3 nm와 W 핵생성층 3 nm를 입혔다. 저저항 W 코어가 차지하는 단면 비율은?

양쪽 측벽에서 모두 두께가 빠지므로 코어 지름 = 20 − 2×(3 + 3) = 8 nm, 면적비 = (8/20)² = 0.16. 나머지 84 %는 W보다 6–20배 저항이 큰 고리다. 두께를 2 nm씩으로 줄여도 (12/20)² = 36 %에 그친다. 그래서 배리어를 얇게(ALD), 또는 없애는(Mo, 선택적 W) 방향으로 간다.

5. 3D 낸드에서 산화막 25 nm(−150 MPa)와 질화막 25 nm를 200쌍 쌓는다. 휨을 거의 0으로 만들려면 질화막 응력을 약 얼마로 맞춰야 하나?

휨은

\sum\sigma_i t_i

에 비례한다. 쌍마다

-150\times25 + \sigma_N\times25 = 0

이면 되므로

\sigma_N = +150

MPa. 실제로는 이후 고온 공정에서 수소 방출로 응력이 이동(15장)하므로 그것까지 고려해 맞춘다.

6. a-C 하드마스크의 증착 온도를 400 °C에서 600 °C로 올렸다. 맞는 설명은?

고온에서 수소가 빠지고 sp² 탄소가 늘어 밀도·식각 내성이 커지지만, sp² 탄소는 가시광을 강하게 흡수한다. 그래서 표식 위를 미리 열거나 적외선 정렬을 쓴다.

7. 2 nm Al₂O₃와 150 nm SiN이 있다. 피복성 제약이 없다면 일반적으로 경제적인 장비 조합은?

ALD는 두께에 정비례해 느려지므로 얇은 막에 유리하다(2 nm ≈ 18사이클). 150 nm를 ALD로 쌓으면 약 1,400사이클로 웨이퍼당 1.5시간이 넘는다. 두꺼운 막은 배치 퍼니스(대량, 고품질)나 PECVD(저온)가 싸다.