Chapter 01

반도체 패키징 개요

팹을 나온 웨이퍼는 아직 칩이 아니다. 수백 개의 다이가 한 장의 실리콘에 붙어 있고, 각 다이의 단자는 머리카락보다 가는 간격으로 늘어선 알루미늄 패드뿐이다. 이 상태로는 전원을 넣을 수도, 보드에 납땜할 수도, 손으로 집을 수도 없다. 웨이퍼를 자르고, 바깥 세계와 전기적으로 잇고, 감싸서 보호하는 일이 패키징(Packaging)이다. 오랫동안 패키징은 다 만든 칩을 포장하는 “후공정”으로 여겨졌다. 그러나 트랜지스터 미세화의 이득이 줄고, 여러 칩을 가까이 붙여 하나처럼 쓰는 방식이 성능을 좌우하게 되면서 패키징은 시스템 성능을 가르는 기술이 되었다. 이 장은 책 전체의 지도다. 패키지가 무슨 일을 하는지, 어떤 순서로 만들어지는지, 왜 지금 중요해졌는지를 훑고 각 공정은 해당 장으로 넘긴다.

패키지의 네 가지 역할(전기 접속, 보호, 방열, 피치 변환)을 설명한다.
칩 배선에서 보드까지 이어지는 피치의 계층과 0·1·2레벨 패키징을 구분한다.
주변 배열과 면 배열의 I/O 수를 계산하고, 플립칩이 필요한 이유를 수치로 보인다.
DIP에서 2.5D·HBM까지 패키지 형태가 바뀌어 온 방향을 단면으로 비교한다.
웨이퍼 테스트부터 파이널 테스트까지 후공정 흐름을 순서대로 말한다.
IDM·파운드리·OSAT의 역할과 어드밴스드 패키징이 떠오른 배경을 이해한다.

패키지가 하는 네 가지 일

전공정(ProcessBook의 범위)이 끝난 웨이퍼 위의 다이는 맨몸이다. 실리콘은 단단하지만 깨지기 쉽고, 표면의 알루미늄 패드와 구리 배선은 습기와 이온 오염에 약하다. 패키지는 이 다이를 제품으로 만들기 위해 네 가지 일을 동시에 한다.

그림 1-1. 와이어 본드 BGA 단면으로 본 패키지의 역할. 가운데 회색이 다이, 금색 곡선이 본딩 와이어, 검은 부분이 몰딩 컴파운드(EMC), 초록이 기판이다. 다이의 패드는 와이어와 기판 배선, 솔더 볼을 거쳐 보드에 닿는다.

역할	하는 일	관련 설계 지표	다루는 장
전기 접속	신호·전원·접지를 칩에서 보드까지 잇는다	저항, 인덕턴스, 임피던스, 전원 잡음	6장, 7장, 14장
기계적·화학적 보호	충격, 휨, 습기, 이온 오염, 빛에서 다이를 지킨다	흡습률, 접착력, 열팽창 계수(CTE) 불일치	8장, 15장
방열	소비 전력이 만든 열을 보드와 공기로 내보낸다	열저항 $\theta_{JA}$, $\theta_{JC}$, 접합 온도	5장, 14장
피치 변환·표준 규격	칩의 미세한 단자를 보드가 다룰 수 있는 간격으로 넓히고, 외형을 표준화한다	단자 피치, I/O 수, 외형 규격(JEDEC)	3장, 9장

네 역할은 서로 부딪힌다. 다이를 두꺼운 수지로 감싸면 보호는 좋아지지만 열이 빠져나가기 어렵다. 와이어를 길게 뽑으면 조립은 쉬워도 인덕턴스가 커져 고속 신호가 무너진다. 열에 관한 감각은 식 하나로 잡을 수 있다.

$$T_J = T_A + P\,\theta_{JA}$$

$T_J$는 접합(칩) 온도, $T_A$는 주변 온도, $P$는 소비 전력, $\theta_{JA}$는 접합에서 주변까지의 열저항(°C/W). $\theta_{JA}$가 30 °C/W인 플라스틱 패키지에 2 W를 넣으면 칩은 주변보다 60 °C 뜨거워진다. 수백 W를 쓰는 서버용 프로세서는 히트 스프레더와 방열 장치를 붙여 접합에서 주변까지의 열저항을 0.1~0.3 °C/W 수준으로 낮춰야 한다. 열저항 네트워크는 14장에서 계산한다.

표준 규격이라는 역할 패키지는 칩과 보드 사이의 약속이기도 하다. 외형 치수, 단자 배열, 볼 피치는 JEDEC 같은 표준 기구가 정한 규격을 따르므로, 보드 설계자는 칩 내부를 몰라도 풋프린트를 그릴 수 있고 실장 장비와 테스트 소켓을 여러 제품에 함께 쓸 수 있다. 다이가 미세 공정으로 줄어들어도 패키지 외형을 유지하면 보드를 고치지 않아도 된다.

배선 피치의 계층: 인터커넥트 갭

칩 안의 배선과 보드 위의 배선은 같은 구리 선이지만 크기가 네다섯 자릿수 다르다. 첨단 로직의 가장 아래 금속층은 피치가 약 20~30 nm이고, 위층으로 갈수록 굵어져 맨 위 배선은 수 µm가 된다(ProcessBook 금속 배선). 반면 일반적인 인쇄 회로 기판(PCB)의 배선 폭과 간격은 각각 50~100 µm, 패키지의 솔더 볼 간격은 0.4~1.27 mm다. 이 차이를 인터커넥트 갭(Interconnect gap)이라 부른다. 패키징은 이 간격을 한 번에 건너지 않고 여러 단계로 나누어 넓힌다.

그림 1-2. 접속 수단별 대표 피치(로그 축, 2020년대 중반의 대략값). 칩의 맨 아래 배선과 보드의 솔더 볼 사이에는 네다섯 자릿수의 차이가 있다. 범프, 기판, 솔더 볼이 그 사이를 계단처럼 잇는다.

이 계단을 교과서에서는 패키징 레벨로 나눈다.

레벨	잇는 대상	접속 수단	대표 피치	다루는 장
0레벨	칩 내부, 웨이퍼 단계	칩 배선, 패드, 범프, 재배선층(RDL)	nm ~ 수십 µm	3장, 10장
1레벨	칩 ↔ 패키지 (기판·리드프레임)	와이어 본딩, 플립칩, TSV, 하이브리드 본딩	수 µm ~ 200 µm	6장, 7장, 12장
2레벨	패키지 ↔ 보드	리드, 솔더 볼, 랜드(LGA)	0.3 ~ 2.54 mm	9장
3레벨	보드 ↔ 시스템	커넥터, 케이블, 백플레인	mm 이상	이 책의 범위 밖

최근의 변화는 이 계단의 아래쪽에서 일어난다. 실리콘 인터포저(11장)는 1 µm 안팎의 배선으로 칩과 칩을 잇고, 하이브리드 본딩(13장)은 범프 없이 구리 패드끼리 직접 붙여 접속 피치를 10 µm 아래로 내린다. 패키지의 배선이 칩의 위쪽 배선과 비슷한 크기가 되면서 전공정과 후공정의 경계가 흐려지고 있다.

I/O 수: 주변 배열과 면 배열

피치만큼 중요한 것이 단자의 배치다. 와이어 본딩은 와이어가 다이 가장자리에서 바깥으로 뻗어야 하므로 패드를 다이 둘레에만 놓는다. 이것이 주변 배열(Peripheral array)이다. 플립칩은 다이를 뒤집어 범프로 바로 붙이므로 다이 면 전체에 단자를 깔 수 있다. 이것이 면 배열(Area array)이다. 한 변이 $a$인 정사각형 다이에 피치 $p$로 단자를 놓으면 그 수는 다음과 같다.

$$N_{\text{주변}} \approx \frac{4a}{p_w}, \qquad N_{\text{면}} \approx \left(\frac{a}{p_b}\right)^{2}$$

$p_w$는 와이어 본딩 패드 피치, $p_b$는 범프 피치. 주변 배열은 둘레에 비례하고 면 배열은 넓이에 비례한다. 두 식이 같아지는 다이 크기는 $a^{*} = 4p_b^{2}/p_w$이고, 이보다 큰 다이에서는 범프 피치가 패드 피치보다 훨씬 커도 면 배열이 앞선다. 패드를 엇갈린 두 줄로 놓으면 주변 배열은 약 두 배가 된다.

SIMULATOR

주변 배열 vs 면 배열: 같은 다이에 단자를 몇 개 놓을 수 있나

다이 한 변 a 와이어 본딩 패드 피치 범프 피치

주변 배열 I/O—

면 배열 I/O—

면 / 주변—

면 배열이 앞서기 시작하는 다이 크기—

해볼 것: ① 기본값(10 mm, 패드 60 µm, 범프 150 µm)에서 면 배열이 주변 배열의 몇 배인지 본다. ② 기본 피치 그대로 다이를 2 mm로 줄이면 주변 배열은 약 128개, 면 배열은 약 169개로 순서는 아직 바뀌지 않는다. 범프 피치를 200 µm로 넓히면 면 배열이 약 100개가 되어 주변 배열보다 적어진다. 작은 칩에 와이어 본딩이 여전히 쓰이는 이유를 확인하자. ③ 다이를 10 mm로 되돌리고 범프 피치를 40 µm(마이크로 범프)로 내리면 면 배열은 약 62,500개까지 늘어난다. ④ 아래 그래프에서 주변 배열은 기울기 1, 면 배열은 기울기 2인 직선이다. (모델: 패드와 범프를 다이 끝까지 균일하게 채운다고 가정한 상한값. 실제로는 모서리 금지 영역, 전원용 단자, 기판 배선 능력이 수를 줄인다. 그림은 변당 주변 26개, 면 20개까지만 그린다.)

칩에 단자가 얼마나 필요한지는 경험 법칙으로 어림한다. 1960년 IBM의 렌트(E. F. Rent)가 논리 블록의 게이트 수와 외부 단자 수 사이에서 찾은 멱법칙이 렌트의 법칙(Rent's rule)이다.

$$T = k\,G^{\,p}$$

$T$는 신호 단자 수, $G$는 게이트 수, $k$는 게이트 하나의 평균 단자 수에 해당하는 계수, $p$는 렌트 지수(0 < p < 1). 메모리처럼 규칙적인 회로는 $p$가 작고(약 0.1), 무작위 논리는 크다(0.5~0.7). 게이트 수가 100배가 되면 $p = 0.5$인 회로의 단자는 10배가 된다.

SIMULATOR

렌트의 법칙: 게이트 수가 요구하는 단자 수

게이트 수 G 렌트 지수 p 계수 k

필요한 신호 단자 수 T—

주변 배열로 담을 최소 다이 변 (패드 60 µm)—

면 배열로 담을 최소 다이 변 (범프 130 µm)—

해볼 것: ① 프리셋을 바꿔 가며 같은 게이트 수에서 메모리와 논리 회로의 단자 수가 얼마나 다른지 본다. ② 게이트 수를 10⁶ → 10⁹로 올리면서 주변 배열에 필요한 다이 변이 어떻게 커지는지 본다. 단자를 놓기 위해 다이를 키워야 하는 상태를 패드 제한(pad-limited)이라 한다. ③ 같은 단자 수를 면 배열로 놓을 때의 다이 변과 비교한다. (프리셋의 k, p는 Bakoglu(1990)가 정리한 대표값이다. 전원·접지 단자는 포함하지 않으며, 기능을 한 칩에 모은 현대의 SoC는 이 법칙보다 단자가 훨씬 적다. 경향을 보는 경험식이다.)

패키지의 진화: 리드에서 볼로, 볼에서 범프로

패키지의 역사는 단자를 더 많이, 더 촘촘히, 더 짧게 놓으려는 시도의 연속이다. 단자는 리드(금속 다리)에서 솔더 볼로, 다시 범프와 구리 패드로 바뀌었고, 배치는 두 변에서 네 변으로, 다시 면 전체로 넓어졌다. 패키지는 얇아지고 작아져 다이 크기에 가까워졌으며, 최근에는 패키지 하나에 여러 다이가 들어간다.

시기	패키지	단자와 배치	대표 피치	바뀐 점
1960~70년대	DIP	리드, 두 변, 관통 홀 삽입	2.54 mm	IC 패키지의 표준 외형이 자리 잡았다
1980년대	SOP, QFP	걸윙 리드, 두 변·네 변, 표면 실장	1.27 → 0.4 mm	보드 양면 실장, 핀 수 수백 개
1990년대	BGA	솔더 볼, 바닥 면 배열	1.27 → 0.8 mm	리드 휨 문제에서 벗어나고 핀 수가 늘었다
1990년대 후반~	CSP, WLCSP	미세 볼, 다이 크기에 가까운 외형	0.5 → 0.3 mm	모바일 기기용 소형·박형화
1990년대 후반~	플립칩 BGA	칩 쪽 범프(면 배열) + 바닥 솔더 볼	범프 150 µm 안팎	수천 I/O, 짧은 접속, 다이 뒷면 방열
2000년대 후반~	팬아웃 (FOWLP)	재배선층이 다이 바깥까지 확장	RDL 선폭 2~10 µm	기판 없이 얇게, 다이보다 넓은 단자 영역
2010년대~	2.5D, 3D, HBM	인터포저, TSV, 마이크로 범프	40~55 µm	여러 다이를 한 패키지에서 칩 내부에 가깝게 연결
2010년대 중반~	하이브리드 본딩	구리 패드 직접 접합	10 µm 이하	범프가 사라진다. 이미지 센서에서 먼저 양산되었다

아래 탐색기에서 여섯 가지 대표 패키지의 단면을 비교한다. 리드프레임과 기판, 패키지 종류별 세부 구조는 9장, 웨이퍼 레벨 패키지는 10장, 2.5D는 11장에서 다룬다.

SIMULATOR

패키지 종류 탐색기

칩 접속 / 보드 실장—

I/O 수 (대표 범위)—

단자 피치—

패키지 두께—

해볼 것: ① DIP → QFP → BGA 순으로 넘기며 단자가 리드에서 볼로, 옆에서 바닥으로 옮겨 가는 모습을 본다. ② BGA와 FCBGA를 비교한다. 와이어가 범프로 바뀌면서 다이가 뒤집히고, 다이 뒷면이 위를 향해 히트 스프레더에 닿는다. ③ WLCSP에는 기판도 몰딩도 없다. 패키지 크기가 곧 다이 크기다. ④ 2.5D에서는 로직과 HBM이 실리콘 인터포저 위에 나란히 놓인다. (단면은 구조를 보이기 위한 개략도이고 비율은 실제와 다르다. 수치는 공개 자료의 대표 범위다.)

후공정 전체 흐름

가장 널리 쓰이는 와이어 본드 BGA를 기준으로 웨이퍼가 패키지가 되는 과정을 따라간다. 아래 시뮬레이터에서 단계를 넘기면 단면이 쌓인다. 각 단계의 물리와 불량은 해당 장에서 자세히 다루므로, 여기서는 순서와 각 단계가 왜 그 자리에 있는지만 본다.

순서에는 이유가 있다. 웨이퍼 테스트를 먼저 하는 것은 불량 다이에 조립 비용을 쓰지 않기 위해서다. 박막화는 다이싱보다 앞에 온다. 낱개로 자른 다이는 한꺼번에 갈 수 없기 때문이다(먼저 홈을 내고 가는 DBG는 4장). 몰딩은 와이어 본딩 뒤에 온다. 와이어가 드러난 상태로는 다음 공정을 견디지 못한다. 솔더 볼은 몰딩 후 경화의 열과 압력을 피하려고 거의 마지막에 붙인다.

그림 1-3. 두 가지 조립 경로. 색을 칠한 칸이 서로 다른 단계다. 플립칩은 웨이퍼 단계에서 범프를 먼저 만들고, 다이 어태치와 와이어 본딩이 한 번의 플립칩 본딩으로 합쳐지며, 범프 사이를 언더필로 채운다. 제품에 따라 순서가 조금씩 다르다(예: 범핑 전후의 테스트, 몰드 언더필).

항목	와이어 본딩	플립칩
단자 배치	주변 배열	면 배열
접속 길이	1~5 mm (와이어)	수십~100 µm (범프 높이)
접속 인덕턴스	약 1 nH/mm, 와이어 한 가닥에 수 nH	0.1 nH 이하
접속 방식	한 가닥씩 차례로	모든 범프를 한 번에(매스 리플로)
방열	다이 뒷면이 기판 쪽	다이 뒷면이 위로 드러나 방열판에 닿는다
유연성·비용	설계 변경이 쉽고 저렴하다. 여전히 수량으로는 가장 많이 쓰인다	범핑과 고밀도 기판이 필요하다
주 용도	메모리 적층, 아날로그, MCU, 전력 소자	CPU·GPU·AP, 고속 통신, 2.5D·3D의 바탕

이 책을 읽는 순서 2~9장은 위 흐름을 공정 순서대로 따라간다. 10~13장은 웨이퍼 레벨 패키지, 2.5D, TSV, HBM 같은 어드밴스드 패키징이고, 14~15장은 모든 패키지에 공통인 열·기계·전기 설계와 신뢰성이다. 16장의 실험실에서 지금까지 배운 선택지를 조합해 볼 수 있다.

산업 구조와 어드밴스드 패키징

반도체 회사는 맡는 범위에 따라 나뉜다. IDM(Integrated Device Manufacturer)은 설계부터 전공정, 패키징, 테스트까지 직접 한다. 메모리 회사가 대표적이다. 파운드리(Foundry)는 팹리스 회사가 설계한 칩의 전공정을 맡는다. OSAT(Outsourced Semiconductor Assembly and Test)는 웨이퍼를 받아 패키징과 테스트를 해 주는 전문 회사로, ASE, Amkor, JCET 같은 곳이 있다. 예전에는 이 분업이 뚜렷했지만, 실리콘 인터포저나 하이브리드 본딩처럼 전공정 장비와 청정도가 필요한 패키징이 늘면서 파운드리와 IDM이 첨단 패키징을 직접 하는 비중이 커졌다.

패키징이 다시 주목받는 배경은 세 가지다.

미세화 이득의 둔화. 공정 세대가 바뀔 때마다 트랜지스터당 원가가 내려가던 흐름이 약해지고 첨단 공정의 설계·제조 비용이 크게 올랐다. 모든 기능을 가장 비싼 공정의 큰 다이 하나에 넣는 방식이 더는 당연하지 않다.
칩렛. 큰 다이는 수율이 낮다. 결함 밀도가 같으면 다이 넓이가 커질수록 결함을 피할 확률이 지수적으로 떨어진다. 큰 칩을 작은 칩렛(Chiplet) 여러 개로 나누어 각각 알맞은 공정으로 만들고 패키지에서 합치면 수율과 원가에서 유리하다. 단, 칩렛 사이를 칩 내부 배선에 가까운 밀도로 이어야 하므로 인터포저와 미세 범프가 필요하다(11장).
메모리 대역폭. 연산 장치가 빨라져도 메모리에서 데이터를 가져오는 속도가 따라가지 못하면 성능이 묶인다. HBM(High Bandwidth Memory)은 DRAM 다이를 TSV로 수직 적층하고 1,000개가 넘는 데이터 신호선을 마이크로 범프로 뽑아 프로세서 바로 옆에 놓는다. 보드 위의 메모리 모듈로는 놓을 수 없는 수의 배선이다(12장, 13장).

여러 다이를 한 패키지에 넣으면 수율 계산이 달라진다. 다이 하나라도 불량이면 패키지 전체를 버려야 하기 때문이다.

$$Y_{\text{패키지}} = Y_{\text{조립}} \times \prod_{i=1}^{n} Y_{i}$$

$Y_i$는 조립에 들어가는 각 다이가 양품일 확률, $Y_{\text{조립}}$은 조립 공정의 수율. 양품률 99%인 다이 9개를 묶으면 다이만으로 $0.99^{9} \approx 91\%$가 된다. 그래서 조립 전에 양품임을 확인한 다이, 곧 KGD(Known Good Die)가 중요하고, 값비싼 다이가 여럿 들어가는 패키지일수록 테스트와 조립 수율이 원가를 좌우한다(15장).

원가의 구조 패키지 원가는 재료(기판, 리드프레임, 금 와이어, EMC), 장비 감가, 인건비, 테스트, 그리고 수율 손실로 이루어진다. 리드프레임 패키지는 개당 원가가 매우 낮고 재료비 비중이 크다. 플립칩 BGA에서는 빌드업 기판이 원가의 큰 부분을 차지한다. 2.5D 패키지에서는 인터포저와 조립 중에 잃는 다이의 값이 더해진다. 구체적인 금액은 회사와 제품마다 다르고 대부분 공개되지 않으므로, 이 책에서는 구조와 경향만 다룬다.

핵심 정리

패키지는 전기 접속, 기계적·화학적 보호, 방열, 피치 변환과 표준 규격이라는 네 가지 일을 한다. 이 요구는 서로 부딪히므로 패키지 설계는 절충이다.
칩 배선(수십 nm)과 보드(수백 µm) 사이에는 네다섯 자릿수의 피치 차이가 있다. 범프, 기판, 솔더 볼이 이를 단계적으로 넓힌다(0·1·2레벨 패키징).
주변 배열의 I/O 수는 $4a/p$로 둘레에, 면 배열은 $(a/p)^2$로 넓이에 비례한다. 다이가 크고 단자가 많을수록 플립칩이 유리하다.
패키지는 DIP → QFP → BGA → CSP·WLCSP → 플립칩 BGA → 팬아웃 → 2.5D·3D로 바뀌었고, 단자는 리드에서 볼로, 다시 범프와 구리 패드로 바뀌었다.
와이어 본드 BGA의 흐름은 웨이퍼 테스트 → 백그라인딩 → 다이싱 → 다이 어태치 → 와이어 본딩 → 몰딩 → 볼 어태치 → 싱귤레이션 → 파이널 테스트다. 플립칩은 범핑이 앞에 붙고 와이어 본딩 대신 플립칩 본딩과 언더필이 들어간다.
미세화 이득의 둔화, 칩렛, 메모리 대역폭 요구 때문에 패키징은 시스템 성능과 원가를 정하는 기술이 되었다. 여러 다이를 묶을수록 KGD와 조립 수율이 중요해진다.

확인 퀴즈

한 변이 9 mm인 다이에 와이어 본딩 패드를 60 µm 피치로 한 줄, 또는 범프를 150 µm 피치로 면 전체에 놓는다. 단자 수는 각각 약 얼마인가?

주변 배열은 4 × 9,000 / 60 = 600개, 면 배열은 (9,000 / 150)² = 60² = 3,600개다. 범프 피치가 패드 피치의 2.5배인데도 면 배열이 6배 많다.

와이어 본드 BGA의 조립 순서로 옳은 것은?

웨이퍼 상태에서 얇게 간 뒤 자르고, 다이를 기판에 붙이고, 와이어로 잇고, 수지로 감싼다. 그 뒤 솔더 볼을 붙이고 낱개로 자른다.

다음 중 패키지의 역할이 아닌 것은?

문턱 전압은 전공정의 이온 주입과 게이트 스택이 정한다. 패키지는 접속, 보호, 방열, 피치 변환을 맡는다. 다만 패키지가 주는 응력과 온도는 소자 특성에 영향을 줄 수 있다.

양품률이 각각 98%인 다이 5개를 한 패키지에 넣고 조립 수율이 97%일 때, 패키지 수율은 약 얼마인가?

0.98⁵ ≈ 0.904, 여기에 0.97을 곱하면 약 0.877이다. 다이 수가 늘수록 수율이 곱으로 떨어지므로 조립 전에 양품 다이(KGD)를 가려내는 일이 중요하다.