Chapter 11

2.5D와 인터포저

AI 가속기 한 개에는 큰 로직 칩 하나와 HBM 여러 개가 나란히 놓인다. 로직과 HBM 하나 사이에만 약 1,000~2,000개의 신호선이 필요한데, 유기 기판의 배선으로는 칩 가장자리 몇 mm 안에서 이 수를 뽑아낼 수 없다. 그래서 칩과 기판 사이에 팹 수준의 미세 배선을 가진 중간층, 인터포저(Interposer)를 끼운다. 칩을 위로 쌓지 않고 옆으로 늘어놓되 배선 밀도는 칩 내부에 가깝게 끌어올린 구조라서 2D와 3D 사이, 2.5D라고 부른다. 이 장은 인터포저의 종류와 조립 순서, 배선 밀도, 그리고 큰 칩을 쪼개는 칩렛의 경제성을 계산한다.

유기 기판의 배선 밀도 한계와 2.5D 구조가 필요한 이유를 수치로 설명한다.
실리콘 인터포저의 층 구성(마이크로 범프, 미세 배선, TSV, C4 범프)을 그린다.
실리콘·RDL 인터포저, 매립 브리지, 유리 코어의 장단점을 비교한다.
칩 온 웨이퍼 온 서브스트레이트(CoWoS형) 조립 순서를 단계별로 설명한다.
L/S·층수·범프 피치로 칩 사이 배선 수를 계산하고 필요한 신호 수와 견준다.
수율 모델로 칩렛 분할의 원가 이득과 KGD가 필요한 이유를 계산한다.

왜 2.5D인가

1장에서 본 배선 피치의 계층을 떠올리자. 칩 안의 배선은 수십 nm, 유기 기판(9장)의 배선은 선폭/간격(L/S, Line/Space)이 약 8~15 µm이다(2020년대 중반 양산 기준). 그 사이에 두 자릿수 넘는 간극이 있다. 칩 하나를 기판에 올릴 때는 이 간극이 큰 문제가 되지 않는다. 칩의 I/O를 기판이 넓게 펼쳐 주기만 하면 되기 때문이다. 문제는 칩과 칩을 직접 잇는 경우다. 두 칩이 마주 보는 가장자리 사이의 좁은 틈으로 수천 개의 선이 지나가야 한다.

L/S가 10/10 µm이면 배선 한 가닥이 20 µm를 차지하므로 가장자리 1 mm에 한 층당 50가닥이 지나간다. 신호 배선층을 2층 써도 10 mm 가장자리에서 1,000가닥이고, 그중 일부는 접지·차폐로 써야 한다. 반면 팹의 배선 공정으로 만든 L/S 0.5/0.5 µm 배선은 같은 조건에서 20배인 20,000가닥이다. 인터포저는 이 차이를 메우려고 칩과 기판 사이에 넣는 재배선 전용 층이다.

칩렛(Chiplet)과 이종 집적. 2.5D가 필요한 또 하나의 이유는 큰 칩을 한 덩어리로 만들기가 점점 어려워진다는 점이다. ① 다이 면적이 커지면 수율이 지수적으로 떨어진다. ② 기존 DUV와 0.33 NA EUV 풀필드는 대표적으로 26 × 33 mm = 858 mm²다. 0.55 NA High-NA EUV는 26 × 16.5 mm 반필드를 쓰므로, 실제 노광 필드보다 큰 다이는 스티칭이 필요하거나 여러 다이로 나눠야 한다. ③ 로직, 메모리, 아날로그·고속 I/O는 각자 알맞은 공정 노드가 다르다. 그래서 기능을 여러 개의 작은 다이(칩렛)로 나눠 따로 만들고 패키지 안에서 다시 합친다. 이를 이종 집적(Heterogeneous integration)이라 한다. 합치는 자리의 배선이 칩 내부만큼 촘촘할수록 나누는 손해가 줄어든다.

실리콘 인터포저

가장 먼저 양산된 방식은 실리콘 웨이퍼 자체를 인터포저로 쓰는 것이다. 팹의 다마신 배선 공정(ProcessBook 금속 배선)으로 실리콘 위에 구리 배선을 3~5층쯤 올리면 L/S 1 µm 이하(공개 자료 기준 약 0.4~1 µm)를 얻는다. 트랜지스터는 만들지 않으므로 수동(Passive) 인터포저라고 부르고, 수 세대 지난 배선 공정 장비로 충분하다. 전원 잡음을 줄이려고 깊은 트렌치 커패시터를 함께 넣는 경우도 있다.

위쪽 배선을 아래쪽 기판으로 내리려면 실리콘을 뚫어야 한다. 이 통로가 TSV(Through-Silicon Via)이며, 인터포저에서는 지름 약 10 µm, 깊이 약 100 µm(종횡비 약 10:1)가 대표값이다. 식각·라이너·구리 충전의 세부는 12장에서 다룬다.

그림 11-1. 실리콘 인터포저를 쓴 2.5D 패키지의 단면(세로 과장). 위에서 아래로 내려가며 접속 피치가 마이크로 범프 → C4 범프 → BGA 볼로 한 단계씩 커진다. 칩과 칩을 잇는 신호는 인터포저 윗면의 배선층만 지나고, 전원과 외부 신호만 TSV를 타고 기판으로 내려간다.

칩은 마이크로 범프(3장)로 인터포저에 붙는다. 피치는 약 40~55 µm가 흔하고 더 좁아지는 추세다. 인터포저 아랫면에는 일반 플립칩과 같은 C4 범프(7장)가 달려 기판에 붙는다. 실리콘 위에 실리콘을 올리므로 칩과 인터포저의 열팽창 계수가 같아, 미세한 마이크로 범프가 받는 전단 변형이 작다는 것도 큰 장점이다.

대형 인터포저는 그 위에 올라가는 칩 전부보다 커야 하므로 기존 DUV·0.33 NA EUV 풀필드(26 × 33 mm, 858 mm²)를 넘기 쉽다. 이때는 이웃한 노광 필드의 배선이 경계에서 이어지도록 겹쳐 찍는 레티클 스티칭(Reticle stitching)을 쓴다. 0.55 NA High-NA EUV의 단일 노광 필드는 26 × 16.5 mm 반필드이므로, 적용 장비에 따라 스티칭 조건도 달라진다. 대표적인 예가 TSMC의 CoWoS-S로, 공개 자료에 따르면 레티클의 약 3배 남짓(약 2,700 mm² 수준, 2020년대 초)까지 넓어졌다. 다만 인터포저가 커질수록 300 mm 웨이퍼 한 장에서 나오는 개수가 줄고, 가늘고 긴 배선의 저항과 실리콘 기판의 손실이 고속 신호에 부담이 된다. 이 한계가 다음 절의 대안들을 불러왔다.

인터포저의 여러 형태

실리콘 인터포저의 비용과 크기 한계를 피하는 길은 크게 셋이다.

RDL(유기) 인터포저. 팬아웃(10장)의 재배선 기술로 폴리이미드 같은 감광성 절연막과 도금 구리 배선을 번갈아 쌓아 인터포저를 만든다. L/S는 약 2 µm 수준으로 실리콘보다 성기지만, 실리콘 웨이퍼와 TSV가 필요 없고 구리가 두껍고 절연막의 유전율이 낮아 긴 배선의 손실이 작다. CoWoS-R과 여러 팬아웃 계열 2.5D가 여기에 속한다.

실리콘 브리지. 미세 배선이 정말 필요한 곳은 칩과 칩이 마주 보는 가장자리 아래뿐이다. 그 자리에만 작은 실리콘 배선 조각을 넣고 나머지는 값싼 배선을 쓰면 된다. 브리지를 넣는 위치에 따라 두 갈래가 있다(그림 11-2). Intel의 EMIB(Embedded Multi-die Interconnect Bridge)는 유기 기판의 맨 위층에 홈을 내고 브리지를 묻는다. CoWoS-L은 브리지(LSI, Local Silicon Interconnect)를 몰딩 컴파운드로 굳힌 뒤 위아래에 RDL을 올려 인터포저 한 장으로 만든다.

유리. 유리는 표면이 평탄하고, 유전 손실이 작고, 조성에 따라 열팽창 계수를 실리콘과 유기 기판 사이에서 고를 수 있으며, 웨이퍼가 아니라 수백 mm 크기의 사각 패널로 만들 수 있다. 관통 전극은 TGV(Through-Glass Via)로 뚫는다. 기판의 코어를 유리로 바꾸는 유리 코어 기판과 유리 인터포저가 모두 연구되고 있으며, 2020년대 중반 기준으로는 개발·시험 생산 단계다. 깨지기 쉬운 재료의 취급과 TGV 가공·충전의 생산성이 과제다.

그림 11-2. 실리콘 브리지의 두 방식. (a) 유기 기판 위층에 브리지를 묻는다. 칩은 브리지 위에서는 미세 범프로, 나머지 영역에서는 일반 범프로 붙는 혼합 피치 구조다. (b) 브리지를 몰드로 굳히고 RDL을 올려 인터포저를 만든다. 전원은 몰드를 관통하는 구리 비아로 내려간다.

SIMULATOR

구조 비교: 네 가지 2.5D 단면

칩 사이 신호 배선 층수 마주 보는 가장자리 길이

대표 L/S—

칩 사이 배선 수 (L/S 대표값)—

관통 전극—

크기 한계—

상대 원가—

해볼 것: ① 실리콘과 RDL을 번갈아 눌러 인터포저 내부(TSV가 박힌 실리콘 / 절연막 속 구리 배선)를 비교한다. ② 브리지에서는 인터포저가 사라지고 칩 사이 아래에만 실리콘 조각이 남는다. 범프도 브리지 위만 촘촘하다. ③ 유리 코어에서는 기판 코어가 유리와 TGV로 바뀌고 미세 배선은 그 위 빌드업층이 맡는다. ④ 층수와 가장자리 길이를 바꿔 배선 수가 구조별로 얼마나 다른지 본다. (단면은 개념도이며 축척이 아니다. L/S는 공개 자료의 대표값으로 실리콘 0.5 µm, RDL 2 µm, 브리지 1 µm, 유리 위 배선 2 µm를 가정했다. 배선 수는 트랙 전부를 신호로 쓴 상한값이다.)

방식	대표 L/S	크기 한계	원가	전기 특성·비고
유기 기판만 (비교용)	약 8~15 µm	100 mm 급 가능	낮음	칩 사이 배선 밀도 부족
실리콘 인터포저	약 0.4~1 µm	레티클 스티칭으로 약 3배 남짓	높음	가장 촘촘. 가는 배선의 저항과 실리콘 손실, TSV 필요
RDL 인터포저	약 2 µm	실리콘보다 크게 가능	중간	두꺼운 구리·저유전율 절연막으로 손실 작음. 휨과 층간 정렬이 과제
실리콘 브리지 (기판 매립, 몰드 인터포저 내장)	브리지 안 약 0.5~2 µm	기판·RDL 크기가 정함	중간	필요한 곳만 실리콘. 브리지 위치 정밀도와 혼합 피치 접합이 과제
유리 코어·유리 인터포저	약 2 µm 안팎 (개발 목표)	패널 (수백 mm)	양산 전	낮은 유전 손실, 평탄, CTE 조절. 깨짐과 TGV 생산성

조립 순서: 칩 온 웨이퍼 먼저

칩·인터포저·기판 세 가지를 붙이는 순서는 두 가지가 가능하다. 인터포저를 먼저 기판에 붙이고 그 위에 칩을 올리는 CoS(Chip-on-Substrate) 먼저 방식과, 인터포저가 아직 웨이퍼 상태일 때 칩을 올리는 CoW(Chip-on-Wafer) 먼저 방식이다. CoWoS라는 이름이 바로 뒤쪽 순서, 칩 온 웨이퍼 온 서브스트레이트를 뜻한다.

차이는 미세 접합을 하는 순간의 평탄도다. 두께 100 µm로 얇아진 인터포저를 유기 기판에 먼저 붙이면 열팽창 차이로 휘고, 그 위에 40 µm 피치의 마이크로 범프 수만 개를 맞춰 붙이기 어렵다. CoW 먼저 방식은 인터포저가 아직 두껍고 평평한 웨이퍼일 때 칩을 붙이므로 정렬과 접합이 쉽다. 그 대신 TSV를 드러내는 뒷면 가공을 칩이 붙은 뒤에 해야 하므로, 몰딩으로 웨이퍼를 다시 단단한 원판으로 만든 다음 연삭한다.

마지막 단계의 패키지는 크다. HBM을 여섯 개, 여덟 개 붙인 AI 가속기는 인터포저 한 변이 수십 mm, 기판 한 변이 100 mm 급에 이른다. 실리콘(열팽창 계수 약 3 ppm/K)과 유기 기판(약 12~17 ppm/K)이 넓은 면적으로 붙어 있으니 리플로 온도에서 상온으로 식는 동안 휨이 수백 µm까지 생길 수 있다. 휨이 크면 가장자리 C4 범프와 BGA 볼이 붙지 않거나 눌려 붙는다. 그래서 기판 가장자리에 금속 보강재(Stiffener)나 리드를 붙여 강성을 더하고, 코어가 두껍고 열팽창이 작은 기판을 쓴다. 휨의 계산과 리드·TIM의 열 설계는 14장에서 다룬다.

인터포저 위의 HBM. 2.5D의 "칩" 자리에 놓이는 HBM은 그 자체가 TSV로 쌓은 3D 적층이다. 2.5D와 3D가 한 패키지 안에 함께 있는 셈이다. HBM 내부 구조와 적층 공정은 13장에서 다룬다.

배선 밀도와 대역폭

두 칩 사이를 건널 수 있는 신호 수는 두 가지가 제한한다. 하나는 가장자리를 가로지르는 배선 트랙의 수, 다른 하나는 가장자리 근처에 놓을 수 있는 범프의 수다.

$$N_{\text{wire}} = n_{L}\cdot\frac{W}{L+S},\qquad N_{\text{bump}} = \frac{W\,d}{P^{2}}$$

$n_L$은 신호 배선 층수, $W$는 마주 보는 가장자리 길이, $L+S$는 배선 피치, $P$는 범프 피치, $d$는 가장자리에서 범프를 놓는 영역의 깊이. $W$를 mm, $L+S$를 µm로 쓰면 가장자리 1 mm당 한 층의 배선 수는 $1000/(L+S)$이다. 범프 밀도는 $1/P^2$이므로 피치 130 µm는 약 59개/mm², 40 µm는 625개/mm²다.

둘 중 작은 쪽이 병목이 된다. 실제로는 트랙과 범프의 상당수를 전원·접지·차폐에 쓰므로 신호로 쓸 수 있는 몫은 그보다 더 적다. 아래 시뮬레이터는 그 비율을 절반으로 가정한다. 병렬 인터페이스의 대역폭은 (신호선 수) × (선 하나의 데이터 속도)이므로, 선 하나의 속도를 무리하게 올리는 대신 선의 수를 늘려 대역폭을 얻는 것이 2.5D의 방식이다. 거리가 수 mm에 불과하니 송수신 회로도 단순해져 비트당 에너지가 작다.

SIMULATOR

칩 사이 배선 수와 필요한 신호 수

가장자리 길이 W 신호 배선 층수 내 설정 L/S 범프 피치 P 필요한 신호 수

1 mm·1층당 배선 (내 설정)—

배선 한계 (내 설정)—

범프 한계—

판정—

해볼 것: ① 기본값(가장자리 10 mm, 2층, 필요 신호 약 1,700개 — HBM 한 개의 신호선이 약 1,000~2,000개 수준)에서 유기 기판 막대만 필요선 아래에 있다. ② 내 설정 L/S를 0.5 µm에서 10 µm까지 움직여 필요선을 넘는 경계를 찾는다. ③ 범프 피치를 130 µm로 키우면 배선이 아무리 촘촘해도 범프가 병목이 된다. 미세 배선과 미세 범프는 함께 가야 한다. ④ 층수를 늘리면 RDL도 실리콘에 가까워지지만 층마다 공정 비용과 수율 손실이 붙는다. (가정: 트랙과 범프의 50%만 신호, 범프 영역 깊이 1 mm, 고정 막대의 L/S는 유기 기판 10 µm·RDL 2 µm·실리콘 0.5 µm, 세로축은 로그)

칩렛을 여러 회사가 만들어 섞어 쓰려면 이 접속부의 범프 배치와 전기 규격이 맞아야 한다. 2022년 3월 처음 발표된 UCIe(Universal Chiplet Interconnect Express)는 그 표준이다. 1.0 규격은 유기 기판용 표준 패키지(범프 피치 약 100~130 µm)와 인터포저·브리지용 첨단 패키지(약 25~55 µm)를 구분하고, 한 모듈의 데이터 레인을 각각 16개와 64개로 정했다. 범프 피치가 작을수록 같은 가장자리 길이에 더 많은 모듈을 놓을 수 있으므로, 앞의 식이 그대로 표준의 구분 기준이 된 셈이다.

칩렛의 수율과 원가

다이를 쪼개면 왜 싸지는가. 웨이퍼 위의 결함이 무작위로 흩어져 있으면 다이가 클수록 결함을 하나 이상 품을 확률이 커진다. 결함 밀도를 $D_0$, 다이 면적을 $A$라 하면 수율은 다음처럼 근사한다.

$$Y = e^{-A D_0}\ \ (\text{푸아송}),\qquad Y = \left(1 + \frac{A D_0}{\alpha}\right)^{-\alpha}\ \ (\text{음이항})$$

$\alpha$는 결함이 뭉치는 정도를 나타내는 군집 계수로, 작을수록 뭉침이 심하다(대표값 2~5). $\alpha \to \infty$이면 푸아송 식과 같아진다. 수율 모델의 유도는 ProcessBook 계측·수율 장을 참고한다.

예를 들어 $D_0$ = 0.1 /cm²에서 800 mm² 다이의 푸아송 수율은 $e^{-0.8}$ ≈ 45%다. 이것을 200 mm² 네 개로 나누면 각 다이의 수율은 $e^{-0.2}$ ≈ 82%가 된다. 양품 한 개를 얻는 데 드는 실리콘 면적은 $A/Y$에 비례하므로, 한 덩어리일 때 800/0.45 ≈ 1,780 mm², 나눴을 때 4 × 200/0.82 ≈ 980 mm²로 절반 가까이 줄어든다.

단, 이 이득에는 조건이 있다. 양품 다이만 골라서 조립해야 한다. 고르지 않고 붙이면 네 개가 모두 양품일 확률은 0.82⁴ ≈ 45%로 한 덩어리일 때와 똑같고, 조립 비용만 더 든다. 조립 전에 양품으로 확인된 다이를 KGD(Known Good Die)라 하며, 칩렛 구조에서는 웨이퍼 테스트(2장)의 검출력이 곧 원가다. 또 접합 한 번마다 조립 수율 $y_a$가 곱해지고, 조립에서 실패하면 그때까지 붙인 양품 다이와 인터포저를 모두 잃는다.

$$C_{\text{sys}} \propto \frac{1}{y_a^{\,n}}\left(\sum_{i=1}^{n}\frac{A_i}{Y(A_i)} + C_{\text{pkg}}\right)$$

$n$은 칩렛 수, $A_i$는 각 칩렛의 면적(접속 회로만큼 조금 커진다), $C_{\text{pkg}}$는 인터포저·기판·조립 비용. 누적 수율과 테스트 전략은 15장에서 이어서 다룬다.

SIMULATOR

칩렛 분할의 경제성

전체 로직 면적 결함 밀도 D₀ 칩렛 수 n 칩 하나당 조립 수율 분할로 늘어나는 면적

단일 다이 수율—

칩렛 다이 수율—

누적 조립 수율—

원가 비 (KGD 선별)—

원가 비 (선별 없음)—

해볼 것: ① 면적 600 mm², D₀ 0.1 /cm²에서 n을 1 → 4로 늘리면 실선(KGD 선별)이 1 아래로 내려간다. 5개 이후로는 이득이 거의 늘지 않는다. ② 조립 수율을 95%로 낮추면 실선이 다시 올라가 최적 분할 수가 줄어든다. ③ 점선(선별 없음)은 어떤 조건에서도 1 아래로 내려가지 않는다. KGD가 없으면 분할은 손해다. ④ 면적을 150 mm²로 줄이거나 D₀를 낮추면 분할의 이득이 사라진다. 칩렛은 크고 결함에 민감한 다이에서만 유리하다. (세로축은 양품 한 개당 실리콘 원가를 단일 다이 기준으로 나눈 값. 웨이퍼 가장자리 손실, 인터포저·기판·테스트 비용은 넣지 않았으므로 실제 이득은 이보다 작다.)

핵심 정리

유기 기판의 L/S(약 10 µm)로는 칩 사이 수천 개의 신호를 이을 수 없다. 2.5D는 칩과 기판 사이에 미세 배선층(인터포저)을 끼워 이 간극을 메운다.
실리콘 인터포저는 팹의 배선 공정으로 L/S 1 µm 이하를 얻고, TSV와 C4 범프로 기판에 연결된다. 접속 피치는 마이크로 범프(약 40~55 µm) → C4(약 130~150 µm) → BGA(약 1 mm)로 커진다.
RDL 인터포저, 실리콘 브리지, 유리는 실리콘 인터포저의 원가와 크기 한계를 피하는 대안이다. 미세 배선이 필요한 곳은 칩과 칩이 마주 보는 가장자리 아래뿐이라는 점이 브리지의 근거다.
CoW 먼저 방식은 평평한 인터포저 웨이퍼에 칩을 붙이고, 몰딩한 뒤 뒷면을 갈아 TSV를 드러낸다. 대형 패키지에서는 실리콘과 기판의 열팽창 차이에 따른 휨이 핵심 과제다.
칩 사이 배선 수는 $n_L W/(L+S)$, 범프 수는 $Wd/P^2$이고 작은 쪽이 병목이다. UCIe는 이 접속부를 표준화한다.
다이를 나누면 수율 $Y(A)$가 올라 양품 실리콘 원가가 줄지만, KGD 선별과 높은 조립 수율이 있어야 이득이 남는다.

확인 퀴즈

L/S가 10/10 µm인 유기 기판에서 신호 배선층 2층을 모두 써서, 길이 10 mm인 다이 가장자리를 가로지를 수 있는 배선은 최대 몇 가닥인가?

배선 피치가 20 µm이므로 1 mm당 한 층에 50가닥이다. 50 × 10 mm × 2층 = 1,000가닥. 같은 조건에서 L/S 0.5 µm인 실리콘 인터포저는 20,000가닥이다.

범프 피치를 130 µm에서 40 µm로 줄이면 단위 면적당 접속 수는 약 몇 배가 되는가?

밀도는 1/P²에 비례한다. (130/40)² ≈ 10.6배. 약 59개/mm²에서 625개/mm²가 된다.

CoW 먼저 방식(CoWoS형)에서 인터포저의 TSV가 아랫면으로 드러나는 시점은?

칩을 붙일 때 인터포저는 두껍고 TSV는 막힌 비아 상태다. 몰딩으로 강성을 확보한 뒤 뒷면을 갈아 TSV를 드러내고, 그 위에 C4 범프를 만든다.

800 mm² 다이를 200 mm² 칩렛 네 개로 나눴는데, 웨이퍼 테스트 없이 그대로 조립했다. 푸아송 수율 모델에서 네 다이가 모두 양품일 확률은 단일 다이 수율과 비교해 어떠한가?

$(e^{-A D_0/4})^4 = e^{-A D_0}$로 같다. 분할의 이득은 불량 다이를 조립 전에 걸러 낼 때(KGD)만 생긴다.