Chapter 13

HBM과 하이브리드 본딩

AI 가속기는 연산기보다 메모리가 먼저 막힌다. 수백 GB의 가중치를 매 순간 읽어 와야 하는데, 보드 위 DIMM까지 가는 수십 개의 신호선으로는 대역폭이 모자란다. 고대역폭 메모리(HBM, High Bandwidth Memory)는 이 문제를 패키징으로 풀었다. DRAM 다이를 얇게 갈아 TSV로 수직 연결해 쌓고, 천 개가 넘는 데이터 선을 프로세서 바로 옆에 댄다. 적층 수가 8단, 12단, 16단으로 늘면서 접합 간극과 방열이 한계에 가까워졌고, 그 다음 수단으로 범프를 아예 없애는 하이브리드 본딩(Hybrid bonding)이 준비되고 있다. 이 장은 HBM의 구조와 두 가지 적층 공정, 높이와 열의 계산, 그리고 구리와 유전체를 직접 붙이는 원리를 다룬다.

HBM의 구조(베이스 다이, 코어 다이, TSV, 마이크로 범프)와 세대별 대역폭이 어떻게 정해지는지 설명한다.
적층 높이 예산을 계산하고, 적층 수가 늘 때 다이 두께와 접합 간극이 받는 제약을 안다.
TC-NCF와 MR-MUF 공정의 흐름과 장단점을 비교한다.
1차원 직렬 열저항 모델로 적층 안의 온도 분포를 계산한다.
하이브리드 본딩의 단계와 조건(리세스, 거칠기, 파티클, 어닐)을 설명하고 구리 팽창량을 계산한다.

HBM이란 무엇인가

메모리의 대역폭은 (데이터 선의 수) × (선 하나의 전송 속도)다. 일반 DRAM 모듈은 선 하나의 속도를 높이는 길을 걸어 왔지만, 보드와 소켓을 지나는 긴 선로에서는 속도를 올릴수록 신호 무결성과 전력이 나빠진다. HBM은 반대로 선의 수를 늘린다. 스택 하나에 데이터 I/O가 1024개(HBM4에서는 2048개)이고, 이 많은 선을 11장의 인터포저 위 수 mm 길이의 미세 배선으로 프로세서에 연결한다. 선이 짧으니 선 하나를 무리하게 빠르게 몰지 않아도 되고, 비트당 에너지도 낮다.

천 개가 넘는 신호를 다이 가장자리의 와이어 본딩(6장)으로 뽑아낼 수는 없다. 그래서 HBM은 다이 면적 안쪽에 수천 개의 TSV(Through-Silicon Via)를 뚫어 신호와 전원을 수직으로 통과시킨다. 맨 아래에는 인터포저와 통신하는 PHY, TSV 구동 회로, 테스트·수리 회로를 담은 베이스 다이(Base die, 로직·버퍼 다이)가 있고, 그 위에 DRAM 셀 배열을 담은 코어 다이(Core die)가 4·8·12·16장 올라간다.

그림 13-1. 2.5D 패키지 안의 HBM. 프로세서와 HBM 적층이 인터포저 위에 나란히 놓이고, 둘 사이의 천 개가 넘는 신호는 인터포저의 미세 배선을 지난다. HBM 안에서는 TSV가 베이스 다이에서 맨 위 코어 다이까지 신호와 전원을 수직으로 나른다. 맨 위 다이는 TSV가 필요 없어 두껍게 남긴다.

HBM은 JEDEC 표준으로 인터페이스와 범프 배치, 패키지 치수가 정해져 있어 여러 메모리 회사의 제품이 같은 자리에 들어간다. 첫 표준(JESD235)은 2013년에 나왔고, 세대가 바뀔 때마다 핀당 속도와 적층 수가 올랐다. HBM4에서는 데이터 I/O 수 자체를 두 배로 늘렸다.

세대	JEDEC 표준 (연도)	데이터 I/O	핀당 속도 (약)	스택당 대역폭 (약)
HBM	JESD235 (2013)	1024	1 Gb/s	128 GB/s
HBM2	JESD235A (2016)	1024	2 Gb/s	256 GB/s
HBM2E	JESD235 개정판 (2018~2021)	1024	2.4~3.6 Gb/s	300~460 GB/s
HBM3	JESD238 (2022)	1024	6.4 Gb/s	819 GB/s
HBM3E	HBM3의 확장 (제품 2023~2024)	1024	8~9 Gb/s대	1.0~1.2 TB/s
HBM4	JESD270-4 (2025)	2048	최대 8 Gb/s	2 TB/s

$$\text{대역폭} = \frac{N_{\text{I/O}} \times f_{\text{pin}}}{8}\qquad \text{예: } \frac{1024 \times 6.4\ \text{Gb/s}}{8} \approx 819\ \text{GB/s}$$

$N_{\text{I/O}}$는 데이터 I/O 수, $f_{\text{pin}}$은 핀당 전송 속도. 표의 대역폭은 이 식으로 계산한 이론값이며, HBM2E·HBM3E의 속도는 제품마다 다르다.

적층 구조와 높이 예산

코어 다이 한 장에는 수천 개의 TSV가 있고, 다이 앞면과 뒷면에는 같은 수의 마이크로 범프(Microbump)와 패드가 수십 µm 피치로 놓인다(범프 구조는 3장). 신호·전원용 범프 외에, 전기적으로는 쓰지 않으면서 열을 전달하고 다이를 기계적으로 받치는 더미 범프도 다수 배치한다. 웨이퍼는 TSV를 드러내기 위해 뒷면을 갈아 내므로(2장, 12장) 코어 다이의 두께는 약 30~50 µm 수준이다. 머리카락 굵기의 절반 정도이고, 이 두께에서는 다이가 종이처럼 휜다.

적층의 전체 높이는 표준이 제한한다. 옆에 놓이는 프로세서 다이와 윗면 높이가 맞아야 히트 스프레더가 두 다이에 함께 닿기 때문이다. HBM3 계열까지는 약 720 µm였고, HBM4에서는 775 µm로 완화된 것으로 공개되어 있다. 높이를 식으로 쓰면 다음과 같다.

$$H = t_{\text{base}} + N\,(t_{\text{core}} + g) + t_{\text{extra}} \le H_{\max}$$

$t_{\text{base}}$는 베이스 다이 두께, $N$은 코어 다이 수, $t_{\text{core}}$는 코어 다이 두께, $g$는 다이 사이 접합 간극(범프 높이), $t_{\text{extra}}$는 맨 위 다이에 남기는 여분 두께. $N$이 커지면 $t_{\text{extra}}$가 줄다가 0이 되고, 그 뒤에는 $t_{\text{core}}$나 $g$를 줄여야 한다.

예를 들어 베이스 60 µm, 코어 35 µm, 간극 15 µm이면 12단은 60 + 12 × 50 = 660 µm로 720 µm 안에 들어가지만, 16단은 860 µm로 넘친다. 16단을 720 µm에 넣으려면 층당 (다이 + 간극)이 약 41 µm 이하여야 한다. 다이를 더 얇게 하면 휨과 취급이 어려워지고, 간극을 줄이면 범프 사이를 채우기가 어려워진다. 간극을 0으로 만드는 하이브리드 본딩이 거론되는 직접적인 이유가 이 높이 예산이다.

SIMULATOR

HBM 적층 빌더: 적층 수·다이 두께·접합 방식과 전체 높이

코어 다이 적층 수

접합 방식

코어 다이 두께 접합 간극 (범프 높이)

높이 한도

필요한 최소 높이—

맨 위 다이 두께—

접합 간극이 차지하는 높이—

판정—

해볼 것: ① 12단에서 16단으로 바꾸면 기본값(35 µm, 간극 15 µm)에서 한도를 넘는다. 다이 두께를 얼마까지 줄여야 들어가는지 찾아보자. ② 한도를 775 µm로 바꾸면 범프 접합으로도 16단이 들어가는 조건이 생긴다. ③ 하이브리드로 바꾸면 간극이 사라져 같은 높이에 더 두꺼운 다이를 쓸 수 있다. (가정: 베이스 다이 60 µm, 남는 높이는 모두 맨 위 다이 두께로 돌림. 가로는 개념도이고 세로만 실제 비율이다. TSV·범프 수는 실제보다 훨씬 적게 그렸고, 하이브리드 본딩 적층의 측면 충전 재료는 몰드로 단순화했다.)

TC-NCF와 MR-MUF

얇은 다이를 범프로 쌓을 때 풀어야 할 문제는 둘이다. 수천 개의 솔더 접합을 빠짐없이 만드는 것, 그리고 범프 사이의 좁은 틈을 빈 곳 없이 채우는 것이다. 틈을 채우는 재료는 접합부를 기계적으로 보호하고 열을 전달한다(언더필의 역할은 7장). 현재 양산에 쓰이는 방식은 이 두 가지를 하는 순서가 다르다.

TC-NCF(Thermo-Compression bonding with Non-Conductive Film)는 범프가 있는 면에 비전도성 필름을 웨이퍼 단계에서 미리 붙여 둔다. 다이를 한 장씩 집어 올려 정렬한 뒤 본딩 헤드로 열과 힘을 가하면, 필름이 녹아 흐르면서 범프가 필름을 뚫고 아래 패드에 닿고 솔더가 녹아 접합된다. 필름은 범프 사이를 채운 채 굳는다. 다이를 헤드가 누른 상태에서 접합하므로 얇은 다이의 휨을 눌러 펴기 좋고 간극을 일정하게 만들 수 있다. 대신 한 장마다 가열·가압·냉각을 반복하므로 처리량이 낮고, 필름이 범프와 패드 사이에 끼거나 가장자리로 밀려 나오는 양(필렛)을 관리해야 한다.

MR-MUF(Mass Reflow with Molded Underfill)는 접합과 충전을 분리한다. 먼저 다이를 낮은 온도와 힘으로 임시 접합해 쌓아 둔 뒤, 적층 전체를 리플로 오븐에 넣어 모든 솔더를 한꺼번에 녹인다. 그 다음 액상 몰딩 컴파운드를 주입해 다이 사이의 틈과 측면을 한 번에 채운다(몰드 언더필은 8장). 솔더 접합을 한 번에 끝내므로 생산성이 높고, 충전재에 열전도가 좋은 필러를 많이 넣기 쉬워 방열에 유리하다. 반면 리플로 중에는 다이를 누르는 것이 없으므로 얇은 다이의 휨을 다른 방법으로 잡아야 하고, 좁은 간극으로 몰드가 고르게 흘러 들어가게 해야 한다. 적층 수가 늘면서 임시 접합 단계에 열압착을 일부 결합하는 변형도 쓰인다.

그림 13-2. 세 가지 적층 접합부. TC-NCF와 MR-MUF는 구리 필러와 솔더로 접합하고 그 사이를 각각 필름과 몰드 컴파운드(밝은 점은 필러 입자)로 채운다. 하이브리드 본딩은 솔더와 충전재가 없고, 유전체 면과 구리 패드가 한 평면에서 동시에 접합된다(점선이 접합 계면).

항목	TC-NCF	MR-MUF	하이브리드 본딩
접합 재료	Cu 필러 + 솔더	Cu 필러 + 솔더	Cu–Cu, 유전체–유전체
틈 충전	비전도성 필름 (접합 전 부착)	액상 몰드 컴파운드 (접합 후 주입)	없음 (간극 0)
접합 단위	다이마다 열압착	적층 전체를 한 번에 리플로	다이마다 상온 접합 후 일괄 어닐
강점	휨을 눌러 가며 접합, 간극 균일	처리량, 충전재 열전도, 낮은 접합 하중	높이·열저항·피치
과제	처리량, 필름 끼임·필렛, 필름의 열전도	얇은 다이 휨, 좁은 간극의 충전성	CMP 평탄도, 파티클, 정렬, 원가
적용	HBM 양산	HBM 양산	CIS·3D NAND·로직 3D 적층 양산, HBM은 개발·도입 단계

어느 쪽이 더 좋은가. 공개된 자료로는 메모리 회사마다 주력 방식이 다르고, 두 방식 모두 12단 이상의 HBM 양산에 쓰이고 있다. 한쪽이 일방적으로 우월하다기보다 휨 제어, 처리량, 방열, 충전성 사이의 절충이 다르다. 적층 수가 늘수록 두 방식 모두 서로의 요소를 일부 받아들이는 방향으로 바뀌고 있다.

적층의 방열

HBM의 열은 주로 위쪽의 히트 스프레더와 냉각 장치로 빠진다. 맨 아래 다이에서 난 열은 그 위의 모든 다이와 접합층을 지나야 하므로, 적층 수가 늘수록 경로가 길어진다. DRAM은 온도가 오르면 셀의 누설 전류가 커져 데이터를 더 자주 다시 써야(리프레시) 하고, 그만큼 성능과 전력이 나빠진다. 그래서 가장 뜨거운 아래쪽 다이의 온도가 설계 한계를 정한다.

열이 수직으로만 흐른다고 보면 층 하나의 열저항은 실리콘과 접합층의 직렬 합이다(열저항의 기초는 5장, 패키지 전체의 열 설계는 14장).

$$R_{\text{layer}} = \frac{1}{A}\left(\frac{t_{\text{Si}}}{k_{\text{Si}}} + \frac{g}{k_b}\right),\qquad k_b \approx f\,k_{\text{bump}} + (1-f)\,k_{\text{fill}}$$

$A$는 다이 면적, $g$는 접합 간극, $k_b$는 접합층의 유효 열전도도, $f$는 범프(더미 포함)가 차지하는 면적 비율, $k_{\text{fill}}$은 충전재의 열전도도. 실리콘은 100 W/m·K를 넘지만 고분자 충전재는 필러를 넣어도 수 W/m·K 이하여서, 두께가 훨씬 얇은 접합층이 층 열저항의 대부분을 차지한다.

다이마다 같은 전력 $q$를 내면 $j$번째 층을 지나는 열량은 그 아래 모든 다이의 합이므로 위로 갈수록 커진다. 아래쪽 다이의 온도 상승은 이것을 층마다 더한 값이다.

$$T_i = T_{\text{top}} + \sum_{j=i}^{N} R_j\,Q_j,\qquad Q_j = \sum_{m \le j} q_m \;\;\Rightarrow\;\; \Delta T_{\text{bottom}} \approx \tfrac{1}{2}\,R_{\text{layer}}\,q\,N^2$$

온도 상승이 적층 수의 제곱에 비례한다. 8단에서 16단으로 가면 같은 조건에서 약 4배가 된다.

식에서 손댈 수 있는 것은 $g$, $f$, $k_{\text{fill}}$이다. 신호와 무관한 더미 범프를 촘촘히 넣어 $f$를 올리는 것, 충전재의 필러 함량을 높여 $k_{\text{fill}}$을 올리는 것, 간극을 줄이는 것이 각각 실제로 쓰이는 수단이다. 하이브리드 본딩은 간극을 없애고 접합층을 얇은 유전체와 구리로 바꾸므로 이 항을 거의 지운다.

SIMULATOR

적층 방열: 층별 온도 프로파일 (1차원 직렬 열저항)

코어 다이 적층 수

접합층

다이당 전력 충전재 열전도도 범프(구리 패드) 면적 비율 실리콘 두께

맨 아래 코어 다이 온도—

층당 열저항—

접합층 유효 열전도도—

층 열저항 중 접합층 비중—

해볼 것: ① 적층 수를 8 → 16으로 올리면 맨 아래 다이의 온도 상승이 약 4배가 된다. ② 범프 면적 비율을 4% → 15%로 올리거나(더미 범프) 충전재 열전도도를 올리면 곡선이 얼마나 내려오는지 비교해 보자. ③ 실리콘 두께는 거의 영향이 없다. 접합층이 지배하기 때문이다. ④ 하이브리드로 바꾸면 접합층 비중이 뒤집힌다(점선은 다른 쪽 접합 방식의 결과). (가정: 열은 위쪽으로만 빠지고 상부 표면은 60 °C로 고정, 다이 면적 1 cm², 실리콘 120 W/m·K, 범프 접합 간극 15 µm·범프 50 W/m·K, 하이브리드는 유전체 2 µm(1.4 W/m·K)와 구리 400 W/m·K, 베이스 다이도 코어 한 장과 같은 전력. 다이 내부 배선층의 열저항과 옆·아래로 빠지는 열은 무시했다. 실제 제품의 온도가 아니라 경향을 보는 모델이다.)

하이브리드 본딩의 원리

하이브리드 본딩은 솔더를 쓰지 않는다. 두 다이의 접합면을 각각 유전체(SiO₂ 또는 SiCN) 속에 구리 패드가 박힌 평평한 면으로 만들고, 이 두 면을 그대로 맞붙인다. 유전체와 금속이라는 두 종류의 접합이 한 면에서 동시에 일어나므로 “하이브리드”라고 부른다. 접합은 두 단계로 일어난다.

첫 단계는 상온에서의 유전체 접합이다. 다마신 공정으로 만든 면을 CMP로 평탄화하되, 구리 패드가 유전체 면보다 수 nm 낮게(리세스) 되도록 끝낸다. 플라즈마로 표면을 활성화하고 물로 헹구면 유전체 표면에 수산기(–OH)가 붙는다. 이 두 면을 정렬해 가볍게 맞대면 수소 결합으로 달라붙고, 접합 영역이 한 점에서 시작해 파도처럼 번져 나간다(본딩 웨이브). 이때 구리는 리세스 때문에 서로 닿지 않는다. 구리가 먼저 닿으면 유전체가 붙지 못하기 때문에 일부러 낮춘 것이다.

둘째 단계는 어닐이다. 약 200~400 °C로 가열하면 유전체 계면의 수소 결합이 공유 결합(Si–O–Si)으로 바뀌어 접합 강도가 올라가고, 동시에 구리가 유전체보다 훨씬 많이 팽창해 리세스를 메우고 맞닿는다. 맞닿은 구리는 압축 응력을 받으며 계면을 넘어 확산하고 결정립이 자라 하나의 금속으로 이어진다.

이 방식이 요구하는 조건은 범프 접합과 차원이 다르다.

표면 거칠기: 상온 접합은 원자 수준의 근접이 필요하므로 유전체 면의 거칠기가 RMS 0.5 nm 이하 수준이어야 한다.
리세스와 디싱: 구리의 리세스가 nm 단위로 균일해야 한다. 패드가 크거나 밀도가 다르면 CMP의 디싱이 달라지므로 패드 크기와 배치 규칙을 설계 단계에서 맞춘다.
정렬: 피치가 작아질수록 정렬 오차 허용치가 준다. 패드가 어긋나면 접촉 면적이 줄고, 구리가 맞은편 유전체에 닿는다.
파티클: 솔더 접합은 수 µm의 입자를 간극이 흡수하지만, 간극이 0인 직접 접합에서는 입자 하나가 주변을 들어 올려 넓은 미접합 영역(보이드)을 만든다.

$$R_{\text{void}} \approx \left(\frac{1.3\,E'\,t_w^{3}}{\gamma}\right)^{1/4} h^{1/2}$$

웨이퍼 직접 접합 이론의 근사식(보이드 반지름이 두께보다 충분히 클 때). $h$는 입자 반지름, $t_w$는 접합하는 판의 두께, $E' = E/(1-\nu^2)$는 판의 탄성 계수, $\gamma$는 접합면의 표면 에너지. 두께 775 µm의 실리콘 웨이퍼와 $\gamma \approx 0.1\ \text{J/m}^2$에서 지름 1 µm 입자는 지름 수 mm의 보이드를 만든다. 판이 얇을수록 입자를 감싸며 휘기 쉬워 보이드가 작아지지만, 두께 50 µm에서도 약 1 mm로 입자보다 천 배 가까이 넓다. 피치 10 µm라면 접점 수천 개가 그 안에 들어간다.

접합 단위에 따라 두 가지 방식이 있다. W2W(Wafer-to-Wafer)는 웨이퍼 전체를 한 번에 붙인다. 깨끗한 웨이퍼 면끼리 접합하므로 정렬과 청정도가 가장 좋고, 이미지 센서(화소 웨이퍼와 로직 웨이퍼)와 3D NAND(셀 웨이퍼와 주변 회로 웨이퍼)에서 양산되고 있다. 그러나 두 웨이퍼의 다이 크기가 같아야 하고, 불량 다이 위에 양품 다이가 붙는 것을 피할 수 없어 수율이 곱해진다(15장). D2W(Die-to-Wafer)는 검사를 통과한 다이만 골라 붙이므로 수율과 다이 크기 면에서 자유롭지만, 다이싱에서 나오는 파티클을 접합면에서 없애야 하고(4장의 플라즈마 다이싱이 거론되는 이유), 다이를 하나씩 놓는 처리량과 정렬 정밀도가 과제다. 여러 장을 쌓는 HBM은 D2W를 반복하는 형태가 된다.

항목	마이크로 범프	하이브리드 본딩
접합 피치	수십 µm (약 20 µm 아래로는 솔더 브리지·IMC 문제)	양산 10 µm 이하, 1 µm 이하를 목표로 개발
다이 사이 간극	10~20 µm 수준	0
접합 온도	솔더 융점 이상 (약 250 °C)	상온 접합 + 어닐 약 200~400 °C
파티클 허용	간극이 흡수	서브 µm 입자도 보이드 유발
재작업	제한적으로 가능	어닐 뒤에는 사실상 불가

구리 팽창과 공정 창

어닐에서 구리가 리세스를 메우려면 팽창량이 리세스보다 커야 한다. 구리의 열팽창 계수는 약 16.5 ppm/K이고 SiO₂는 약 0.5 ppm/K이므로, 유전체에 박힌 두께 $h_{\text{Cu}}$의 구리 패드가 유전체 면에 대해 솟아오르는 높이는 다음과 같다.

$$\Delta h \approx c\,(\alpha_{\text{Cu}} - \alpha_{\text{ox}})\,h_{\text{Cu}}\,\Delta T \;\ge\; \delta$$

$\delta$는 한쪽 면의 리세스, $\Delta T$는 상온에서 어닐 온도까지의 차. $c$는 구속 계수로, 자유 팽창이면 1이다. 패드는 옆이 유전체에 막혀 옆으로 늘지 못하고 그만큼 위로 더 솟는데, 탄성 범위의 완전 구속이면 $c = (1+\nu)/(1-\nu) \approx 2$ ($\nu \approx 0.34$)다. 두 면이 대칭이면 조건은 한쪽씩 $\Delta h \ge \delta$로 같다.

두께 1 µm 패드를 300 °C에서 어닐하면 자유 팽창은 16 × 10⁻⁶ × 1000 nm × 275 ≈ 4.4 nm, 구속을 고려하면 약 9 nm다. 리세스가 수 nm여야 하는 이유가 여기에 있다. 리세스가 이보다 깊으면 구리가 닿지 않아 접점이 열리고, 반대로 리세스가 너무 얕거나 구리가 처음부터 튀어나와 있으면 팽창한 구리가 주변 유전체 계면을 밀어 벌린다. 패드가 얇아지거나(미세 피치) 어닐 온도를 낮춰야 하면(메모리는 열 예산이 작다) 허용 리세스는 더 작아진다. 그래서 낮은 온도에서도 잘 확산·성장하는 구리 미세 조직을 쓰는 연구가 함께 진행된다.

SIMULATOR

하이브리드 본딩 공정 창: 리세스와 어닐 온도

구리 리세스 δ (한쪽) 어닐 온도 구리 패드 두께 구속 계수 c

구리 팽창 Δh (한쪽)—

팽창 − 리세스—

접합되는 온도 범위—

판정—

해볼 것: ① 리세스를 5 nm → 12 nm로 키우면 300 °C에서는 구리가 닿지 않는다. 몇 도까지 올려야 닿는지 그래프에서 읽어 보자. ② 패드 두께를 0.5 µm로 줄이면 같은 온도에서 팽창이 절반이 되어 허용 리세스가 좁아진다. 미세 피치일수록 CMP가 어려워지는 이유다. ③ 리세스 0에서 온도를 올리면 과잉 팽창 구간으로 들어간다. (위 그림은 어닐 온도에서의 접합 계면이며 세로는 nm 단위로 과장했다. 초록 띠는 접합되는 온도 범위. 팽창이 리세스를 5 nm 넘게 초과하면 박리 위험으로 표시했는데, 이 한계는 설명을 위한 임의의 값이다. 실제로는 구리의 소성 변형·크리프와 확산이 초과분을 흡수하고, 패드 크기·결정립·유전체 접합 강도에 따라 달라진다.)

남은 과제

HBM의 원가에서 패키징과 테스트가 차지하는 몫은 일반 DRAM보다 훨씬 크다. 다이 한 장이라도 불량이면 적층 전체를 버려야 하므로, 쌓기 전의 양품 선별(KGD)과 TSV 불량을 우회하는 여분 TSV·수리 회로가 수율을 좌우한다(15장). 베이스 다이는 세대가 올라가며 역할이 커지고 있다. HBM4부터는 베이스 다이를 메모리 공정이 아닌 파운드리의 로직 공정으로 만드는 방향이 공개되어 있고, 고객별 회로를 넣는 맞춤형 HBM도 논의된다.

하이브리드 본딩이 HBM에 언제, 어느 세대부터 쓰일지는 2026년 현재 확정적으로 말하기 어렵다. 높이 한도가 775 µm로 완화되면서 범프 접합으로도 16단을 만들 수 있게 되었고, 하이브리드 본딩은 다이마다 CMP·세정·정밀 정렬이 필요해 원가와 처리량의 부담이 크다. 반면 적층 수가 더 늘거나 방열·피치 요구가 높아지면 간극이 없는 접합의 이점이 커진다. 기술의 선택은 성능만이 아니라 수율과 원가의 계산으로 정해진다는 점은 이 책의 다른 장과 같다.

정리해서 보면. 범프 접합은 간극이 파티클과 휨을 흡수해 주는 대신 높이와 열저항을 낸다. 하이브리드 본딩은 그 간극을 없애 높이와 열저항을 얻는 대신, 간극이 흡수하던 모든 불완전함을 전공정 수준의 평탄도와 청정도로 직접 해결해야 한다.

핵심 정리

HBM은 TSV로 연결한 DRAM 코어 다이를 베이스 다이 위에 쌓은 메모리다. 1024개(HBM4는 2048개)의 데이터 I/O를 인터포저의 짧은 배선으로 프로세서에 연결해 대역폭을 얻는다.
전체 높이 $H = t_{\text{base}} + N(t_{\text{core}} + g) + t_{\text{extra}}$는 표준이 제한한다(약 720 µm, HBM4에서 775 µm). 적층 수가 늘면 다이 두께나 간극을 줄여야 한다.
TC-NCF는 필름을 미리 붙이고 다이마다 열압착한다. MR-MUF는 한꺼번에 리플로한 뒤 액상 몰드로 틈을 채운다. 휨 제어, 처리량, 방열에서 절충이 다르다.
적층의 열저항은 얇은 접합층이 지배하고, 맨 아래 다이의 온도 상승은 적층 수의 제곱에 비례한다. 더미 범프와 고열전도 충전재, 간극 축소가 대책이다.
하이브리드 본딩은 상온에서 유전체끼리 먼저 붙이고, 어닐에서 구리가 팽창해 리세스를 메우며 접합한다. 조건은 $\Delta h \approx c(\alpha_{\text{Cu}}-\alpha_{\text{ox}})h_{\text{Cu}}\Delta T \ge \delta$이며 리세스는 수 nm다.
간극이 없으므로 서브 nm 거칠기, nm 단위 리세스 균일도, 파티클 제어가 필요하다. W2W는 CIS와 3D NAND에서 양산 중이고, 다이를 골라 붙이는 D2W는 수율에 유리하지만 파티클과 처리량이 과제다.

확인 퀴즈

베이스 다이 60 µm, 코어 다이 30 µm, 접합 간극 15 µm일 때 16단 적층에 필요한 최소 높이는?

60 + 16 × (30 + 15) = 780 µm. 775 µm 한도도 조금 넘는다. 간극을 0으로 하면 60 + 16 × 30 = 540 µm가 되어 여유가 생긴다.

MR-MUF 공정의 순서로 맞는 것은?

MR-MUF는 솔더 접합(매스 리플로)을 먼저 끝내고 그 뒤에 몰드 언더필로 틈을 채운다. 첫째 보기는 TC-NCF, 셋째 보기는 하이브리드 본딩이다.

다른 조건이 같을 때 코어 다이 적층 수를 8단에서 16단으로 늘리면, 1차원 직렬 열저항 모델에서 맨 아래 다이의 온도 상승은 대략 몇 배가 되는가?

층 수가 두 배가 되면 지나야 할 열저항도 두 배, 각 층을 지나는 열량도 평균 두 배가 되므로 온도 상승은 $N^2$에 비례해 약 4배가 된다.

하이브리드 본딩에서 CMP 뒤 구리 패드를 유전체 면보다 수 nm 낮게 만드는 이유는?

구리가 튀어나와 있으면 유전체 면이 닿지 못해 상온 접합이 되지 않는다. 구리는 유전체보다 열팽창이 훨씬 커서 어닐 중 리세스를 메우므로, 리세스는 팽창량(수 nm)보다 작게 맞춘다.