Chapter 12

TSV와 3D 적층

칩을 위로 쌓으면 면적은 그대로인데 용량과 기능이 늘어난다. 문제는 위층과 아래층을 어떻게 잇느냐다. 와이어로 가장자리를 돌아 내려가면 길이 길고 접속 수가 적다. 실리콘 관통 전극(TSV, Through-Silicon Via)은 실리콘 자체에 지름 수 µm의 구멍을 뚫고 구리를 채워 칩을 수직으로 관통하는 기둥이다. 경로는 다이 두께인 수십 µm로 줄고, 다이 면 전체에 수천 개를 놓을 수 있다. 이 장은 그 기둥을 만드는 순서와, 구멍을 파고 채우는 물리, 그리고 구리 기둥이 주변 트랜지스터에 남기는 응력을 계산한다.

와이어 본딩 적층과 TSV 적층의 차이를 경로 길이와 접속 수로 설명한다.
비아 퍼스트·미들·라스트를 구분하고, 비아 미들 공정의 전체 순서를 단면으로 따라간다.
보쉬 공정의 식각·보호막 반복이 스캘럽과 ARDE를 만드는 원리를 이해한다.
억제제와 가속제가 바닥부터 차오르는 구리 충전을 만드는 조건을 설명한다.
TSV의 저항·커패시턴스와 열응력을 계산하고 금지 영역(KOZ)의 크기를 추정한다.
W2W, D2W, D2D 적층의 수율·정렬·처리량의 득실을 비교한다.

왜 실리콘을 뚫는가

칩을 쌓는 가장 오래된 방법은 다이를 계단처럼 어긋나게 올리고 드러난 가장자리 패드에서 기판으로 와이어를 내리는 것이다(6장). 낸드 플래시는 지금도 이렇게 수십 층을 쌓는다. 그러나 이 방식은 패드를 다이 가장자리에만 둘 수 있고, 와이어 길이가 수 mm여서 인덕턴스가 mm당 약 1 nH씩 붙는다. 층이 늘수록 위층의 와이어는 더 길어진다. 속도가 느린 저장 장치에는 충분하지만, 수천 개의 신호를 GHz로 주고받아야 하는 DRAM 적층이나 로직·메모리 결합에는 맞지 않는다.

TSV는 다이를 수직으로 뚫고 지나가는 구리 기둥이다. 위아래 다이를 잇는 경로가 다이 두께(약 30~100 µm)로 줄고, 가장자리가 아니라 다이 면 안쪽 어디에나 놓을 수 있다. 층과 층 사이는 마이크로 범프(3장)나 구리 직접 접합(13장)으로 잇는다.

그림 12-1. 왼쪽은 다이를 어긋나게 쌓고 와이어로 잇는 방식, 오른쪽은 TSV로 관통해 잇는 방식. TSV 적층은 다이를 어긋나게 놓을 필요가 없어 면적도 줄어든다. 맨 위 다이는 관통할 필요가 없으므로 TSV가 없어도 된다.

TSV를 처음 대량으로 쓴 제품은 2000년대 후반의 CMOS 이미지 센서(CIS)다. 센서 앞면의 패드를 뒷면 솔더 볼로 내려 와이어 없이 칩 크기 카메라 모듈을 만들었다. 2011년에는 실리콘 인터포저(11장)를 쓴 FPGA가, 2010년대 중반에는 TSV로 쌓은 DRAM 모듈과 HBM(13장)이 양산되었다. 응용마다 치수가 크게 다르다.

응용	지름	깊이	종횡비	특징
이미지 센서 (초기, 뒷면 비아)	수십 µm	약 100 µm	1~3	경사진 비아, 측벽만 도금하는 경우가 많음
실리콘 인터포저	약 10 µm	약 100 µm	약 10	트랜지스터 없음, 응력 제약이 느슨함
메모리 적층 (DRAM, HBM)	약 5~10 µm	약 30~60 µm	약 5~10	다이당 수천 개, 비아 미들
로직 3D, 고밀도	약 1~5 µm	약 10~50 µm	약 10	금지 영역이 면적 손실로 직결됨

흔히 인용하는 대표값은 지름 5 µm, 깊이 50 µm, 종횡비 10:1이다. 배선 비아(지름 수십 nm)에 비하면 100배 이상 크고, 솔더 범프(수십~100 µm)보다는 작다. 전공정과 후공정의 중간 크기라서, 식각·증착·도금·CMP는 전공정 장비로, 박막화·접합은 후공정 장비로 한다.

언제 뚫는가: 비아 퍼스트, 미들, 라스트

TSV는 웨이퍼 공정의 어느 시점에 넣느냐로 분류한다. 시점에 따라 쓸 수 있는 재료와 견뎌야 하는 온도가 달라진다.

그림 12-2. 형성 시점에 따른 분류. 화살표가 TSV를 넣는 시점이다. 비아 퍼스트와 미들은 팹이, 비아 라스트는 팹 또는 조립 업체(OSAT)가 수행한다.

비아 퍼스트(Via-first)는 트랜지스터를 만들기 전에 구멍을 판다. 뒤따르는 고온 열처리를 견뎌야 하므로 구리를 쓸 수 없고 도핑한 폴리실리콘으로 채운다. 저항이 구리보다 수백 배 커서 지금은 일부 센서·MEMS에만 남아 있다. 비아 미들(Via-middle)은 트랜지스터와 콘택을 만든 뒤(또는 첫 한두 금속층 뒤), 본격적인 구리 배선을 쌓기 전에 넣는다. 이미 400 °C 이하의 공정만 남았으므로 구리를 쓸 수 있고, TSV 위를 배선층이 덮으므로 배선 자원을 덜 막는다. 메모리 적층과 인터포저의 표준이다. 비아 라스트(Via-last)는 배선까지 끝난 웨이퍼에 넣는다. 얇게 간 뒤 뒷면에서 파 들어가 앞면의 금속 패드에서 멈추는 방식이 흔하다. 기존 설계를 바꾸지 않아도 되지만, 접착제로 캐리어에 붙인 상태라 공정 온도가 약 200 °C 이하로 묶인다.

비아 미들 공정 흐름

비아 미들 TSV는 두 번에 나누어 만든다. 먼저 두꺼운 웨이퍼의 앞면에서 막힌 구멍(Blind via)을 파고 구리로 채운다. 이때 구멍은 웨이퍼를 관통하지 않는다. 775 µm 두께를 다 뚫는 것은 불가능하고 그럴 필요도 없다. 배선 공정이 끝난 뒤 웨이퍼를 뒤에서 갈아 내어 비아의 바닥을 드러내면 비로소 관통 전극이 된다. 아래 단면에서 순서를 따라가 보자. 앞면(소자면)을 항상 위에 두고 그렸다.

앞쪽 절반(식각 → 라이너 → 배리어·씨드 → 도금 → CMP)은 구리 다마신 배선(ProcessBook 금속 배선)과 순서가 같고 크기만 100배다. 크기가 다르면 문제도 달라진다. 식각은 수십 µm를 파야 하므로 반응성 이온 식각 대신 보쉬 공정을 쓰고, 도금은 수 분이 아니라 수십 분~수 시간이 걸리며, 넘친 구리도 수 µm 두께라 CMP 부담이 크다(ProcessBook CMP).

비아 노출

뒤쪽 절반은 후공정의 영역이다. 앞면에 임시 접착제로 유리나 실리콘 캐리어를 붙이고(2장), 뒷면을 연삭해 비아 바닥보다 수 µm 위에서 멈춘다. 구리를 연삭 휠로 직접 갈면 구리가 실리콘 표면에 번져 오염되기 때문이다. 남은 실리콘은 SF₆ 플라즈마나 습식 식각으로 선택적으로 파 들어가 비아 끝이 수 µm 튀어나오게 한다. 이때 라이너 산화막이 구리를 감싼 채로 남아 구리가 실리콘에 닿지 않는다. 이것이 비아 노출(Via reveal)이다. 그 위에 저온 질화막·산화막을 덮고 CMP로 평탄화하면 튀어나온 끝의 절연막과 라이너가 깎여 구리 단면이 드러난다. 뒷면 절연막은 실리콘 표면을 구리 오염에서 지키는 역할이다.

노출 높이의 편차. 식각한 비아 깊이는 웨이퍼 안에서 수 % 편차가 있고, 연삭 뒤 실리콘 두께(TTV)와 접착층 두께도 고르지 않다. 이 셋이 더해지면 비아마다 튀어나온 높이가 달라진다. 덜 나온 비아는 CMP 뒤에도 구리가 드러나지 않아 단선이 되고, 너무 나온 비아는 CMP 중에 부러진다. 깊이 균일도와 연삭 TTV를 각각 1~2 µm 안으로 관리해야 하는 이유다.

깊은 실리콘 식각: 보쉬 공정

수십 µm 깊이의 수직 구멍은 보쉬 공정(Bosch process)으로 판다. 1990년대 로베르트 보쉬 사가 MEMS용으로 개발한 방법으로, 성질이 다른 두 단계를 수 초 간격으로 번갈아 반복한다(ProcessBook 식각).

식각 단계 (SF₆): 불소 라디칼이 실리콘을 SiF₄로 날려 보낸다. 빠르지만 등방성이어서 옆으로도 파인다.
보호막 단계 (C₄F₈): 테플론과 비슷한 불화탄소 고분자가 모든 표면에 얇게 입혀진다.
다음 식각 단계가 시작되면 수직으로 입사하는 이온이 바닥의 보호막만 먼저 벗긴다. 측벽의 보호막은 남아 옆 방향 식각을 막고, 드러난 바닥만 다시 파인다.

한 사이클이 한 번의 작은 등방성 식각이므로 측벽에는 사이클마다 물결 모양 홈이 남는다. 이것이 스캘럽(Scallop)이다. 스캘럽이 크면 그 위에 덮는 라이너와 배리어가 골마다 얇아져 누설과 구리 확산의 통로가 된다. 사이클을 짧게 끊으면 스캘럽은 작아지지만 식각 속도가 떨어진다.

또 하나의 특징은 ARDE(Aspect Ratio Dependent Etching)다. 구멍이 깊어질수록 라디칼이 좁은 통로를 지나 바닥에 닿기 어렵고 반응 생성물도 빠져나오기 어려워 식각 속도가 떨어진다. 같은 이유로 한 웨이퍼 안에서도 지름이 큰 비아가 더 깊게 파인다. 지름이 다른 TSV를 한 번에 식각하면 깊이가 달라지므로, 설계 규칙은 보통 한 가지 지름만 허용한다.

$$\Delta z_n = \frac{e_0}{1 + k\,(z_{n-1}/D)}, \qquad s_n \approx \tfrac{1}{2}\,\beta\,\Delta z_n$$

$e_0$는 입구에서의 사이클당 식각 깊이, $z/D$는 그 시점의 종횡비, $k$는 ARDE 계수, $\beta$는 옆 방향과 수직 방향 식각 속도의 비(등방성 정도), $s_n$은 스캘럽의 깊이. 전달 컨덕턴스가 종횡비에 반비례해 줄어든다는 근사에서 나온 교육용 식이다.

SIMULATOR

보쉬 식각: 사이클이 만드는 프로파일

사이클당 식각 깊이 e₀ 사이클 수 등방성 정도 β 비아 지름 D ARDE 계수 k

식각 깊이—

종횡비—

스캘럽 (입구 → 바닥)—

바닥 식각 속도 (입구 대비)—

해볼 것: ① 사이클당 깊이를 2 µm로 키우면 적은 사이클로 깊이 파이지만 측벽의 물결이 눈에 띄게 커진다. 0.3 µm로 줄이면 벽이 매끈해지는 대신 같은 깊이에 사이클이 훨씬 많이 든다. ② 사이클 수를 늘려 가면 깊이 곡선이 점선(ARDE 없음)에서 점점 아래로 벗어난다. 깊어질수록 한 사이클이 파는 양이 줄어 바닥 쪽 스캘럽도 작아진다. ③ 지름을 5 → 20 µm로 키우면 같은 조건에서 더 깊게 파인다. 지름이 섞인 설계가 곤란한 이유다. (단면의 가로는 과장했다. 마스크 침식과 측벽 경사는 무시한 교육용 모델)

실제 공정의 식각 속도는 분당 수~십수 µm, 감광막에 대한 선택비는 50:1 이상이고, 스캘럽은 수십~수백 nm 수준으로 관리한다. 식각이 끝나면 측벽에 남은 불화탄소 고분자를 산소 플라즈마와 습식 세정으로 깨끗이 지워야 라이너가 잘 붙는다.

라이너, 배리어, 구리 충전

구멍을 판 뒤에는 세 겹을 차례로 입히고 구리를 채운다(ProcessBook 박막 증착).

절연 라이너: 구리 기둥과 실리콘 기판을 전기적으로 떼어 놓는 산화막. 두께는 수백 nm다. 깊은 구멍의 바닥까지 고르게 덮어야 하므로 단차 피복이 좋은 SACVD(O₃-TEOS)나 PEALD를 쓴다.
배리어: 구리가 산화막과 실리콘으로 확산하지 못하게 막는 Ta/TaN 또는 Ti/TiN. 구리는 실리콘 안에서 깊은 준위를 만들어 소자를 망가뜨린다.
씨드: 전해 도금의 음극이 되는 얇은 구리층.

배리어와 씨드는 보통 스퍼터링(PVD)으로 입히는데, PVD는 직진성이 강해 종횡비 10인 구멍의 바닥 근처 측벽에는 평면 두께의 수 %밖에 쌓이지 않는다. 씨드가 끊긴 곳은 전류가 흐르지 않아 도금이 되지 않고 그대로 보이드가 된다. 스캘럽의 골 아래쪽이 가장 취약하다. 그래서 이온화 PVD로 바닥의 금속을 다시 튀겨 측벽에 붙이거나, 종횡비가 더 큰 경우 ALD 배리어와 무전해 씨드를 쓴다.

바닥부터 차오르는 도금

첨가제 없이 도금하면 구리는 모든 면에서 같은 속도로 자란다(컨포멀). 게다가 구리 이온은 입구 쪽이 풍부하고 바닥 쪽이 부족하므로 입구가 먼저 막힌다. 안에는 도금액이 갇힌 보이드나 양쪽 벽이 맞닿은 심(Seam)이 남는다. 이를 뒤집는 것이 세 가지 유기 첨가제다.

첨가제	대표 물질	작용
억제제 (Suppressor)	PEG 계열 고분자 + Cl⁻	표면에 흡착해 도금을 막는다. 분자가 커서 확산이 느리다
가속제 (Accelerator)	SPS 등 황 화합물	억제제를 밀어내고 도금을 되살린다. 오목한 바닥에 농축된다
레벨러 (Leveler)	질소 함유 고분자·염료	전류가 몰리는 볼록한 곳(입구 모서리, 솟은 혹)을 눌러 준다

억제제가 윗면과 측벽을 덮어 도금을 눌러 두고, 가속제가 바닥에서만 억제를 풀면 구리는 바닥에서 위로만 자란다. 이것이 슈퍼필(Superfill, bottom-up fill)이다. 충전에 성공하는 조건은 단순하다. 바닥 면이 입구까지 올라오는 동안 측벽 도금이 입구를 막지 않아야 한다. 종횡비가 $AR$이면 바닥은 깊이 $h$를, 측벽은 반지름 $D/2$를 가야 하므로 대략

$$\frac{v_{\text{bottom}}}{v_{\text{side}}} \;\gtrsim\; \frac{h}{D/2} = 2\,AR$$

종횡비 10이면 바닥이 측벽보다 20배 이상 빨리 자라야 한다. 구리 이온의 고갈까지 고려하면 여유가 더 필요하다.

SIMULATOR

구리 충전 모드: 컨포멀 대 바텀업

억제제 세기 가속제 세기 (바닥) 종횡비 (깊이 : 지름) 도금 진행

바닥 : 측벽 도금 속도비—

필요 속도비 (≈ 2·AR)—

결과—

보이드 면적 비—

소요 시간 (무첨가 대비)—

해볼 것: ① 억제제를 0으로 두고 재생하면 모든 벽이 같이 자라다 입구가 먼저 막혀 큰 보이드가 갇힌다. 종횡비를 2로 낮춰도 가운데에 가는 심이 남는다. ② 억제제만 올리고 가속제를 0으로 두면 느려질 뿐 모양은 그대로다. 억제제 혼자서는 바텀업이 되지 않는다. ③ 둘 다 0.9 이상으로 올리면 바닥이 평평하게 차오른다. 여기서 종횡비를 15로 키우면 다시 보이드가 생긴다. ④ 바텀업은 억제된 속도로 측벽을 묶어 두므로 무첨가 도금보다 훨씬 오래 걸린다. (모델: 측벽 속도 ∝ 10^−2S, 바닥 속도 ∝ 10^−2S(1−A), 구리 이온 농도는 깊이에 따라 선형으로 감소. 그림의 가로는 과장)

실제 TSV 도금은 전류를 낮게 시작해 점차 올리거나 역펄스를 섞어 바닥의 이온 고갈을 줄인다. 도금 전에는 진공이나 사전 습윤으로 구멍 안의 공기를 빼야 한다. 공기 방울이 남은 구멍은 아예 도금되지 않는다. 도금이 끝나면 약 400 °C에서 어닐한다. 도금 직후의 구리는 결정립이 작고 불순물이 많아, 뒤따르는 배선 공정의 열을 받으면 결정립이 자라며 부피가 변한다. 미리 열을 가해 구리를 안정시키고, 이때 위로 솟은 구리는 CMP로 함께 깎아 낸다.

전기 특성과 열응력, 금지 영역

저항과 커패시턴스

TSV는 굵고 짧은 구리 기둥이므로 저항은 작다. 문제는 커패시턴스다. 구리 기둥·산화막 라이너·실리콘 기판이 동축 원통형 축전기를 이룬다.

$$R = \frac{\rho\,h}{\pi r_{\text{Cu}}^{2}}, \qquad C_{\text{ox}} = \frac{2\pi\,\varepsilon_{\text{ox}}\,h}{\ln\!\left(r_{\text{ox}}/r_{\text{Cu}}\right)}$$

$h$는 비아 높이, $r_{\text{Cu}}$는 구리 반지름, $r_{\text{ox}} = r_{\text{Cu}} + t_{\text{ox}}$는 라이너 바깥 반지름, $\varepsilon_{\text{ox}} = 3.9\,\varepsilon_0$. 지름 5 µm, 높이 50 µm, 라이너 0.5 µm이면 $R \approx 46\ \text{m}\Omega$, $C_{\text{ox}} \approx 60\ \text{fF}$이다.

수십 fF는 최소 크기 트랜지스터 게이트 수백 개에 해당하는 부하여서, TSV를 구동하는 회로는 큰 드라이버가 필요하다. 라이너를 두껍게 하면 커패시턴스가 줄지만 구리 단면이 줄고 충전이 어려워진다. 한편 이 구조는 금속–산화막–반도체(MOS) 축전기이므로, 바이어스에 따라 실리콘 쪽에 공핍층이 생기면 산화막 커패시턴스에 공핍 커패시턴스가 직렬로 붙어 실제 값은 $C_{\text{ox}}$보다 작아진다.

열응력

구리의 열팽창 계수는 약 17 ppm/°C, 실리콘은 약 2.6 ppm/°C다. 어닐 온도에서 응력이 풀린 구리 기둥은 식으면서 실리콘보다 훨씬 많이 줄어들려 하고, 실리콘에 붙들려 있으므로 주변 실리콘을 안쪽으로 잡아당긴다. 무한히 긴 원기둥이 무한한 판에 박혀 있다고 보면(라메 해) 비아 바깥 실리콘의 응력은 다음과 같다.

$$\sigma_{rr} = -\sigma_{\theta\theta} = \sigma_0\left(\frac{R}{r}\right)^{2}, \qquad \sigma_0 = -\frac{E\,\Delta\alpha\,\Delta T}{2(1-\nu)}$$

$R$은 비아 반지름, $r$은 비아 중심에서의 거리, $\Delta\alpha = \alpha_{\text{Cu}} - \alpha_{\text{Si}}$, $\Delta T$는 응력이 0인 온도에서의 온도 변화(냉각이면 음수). 냉각 시 반경 방향은 인장, 접선 방향은 같은 크기의 압축이다. 두 재료의 탄성 상수를 같게 둔 근사다.

두 가지를 읽어 낼 수 있다. 응력은 거리의 제곱에 반비례해 줄어들고, 거리를 반지름으로 나눈 값에만 의존한다. 즉 지름이 두 배인 비아는 응력이 미치는 범위도 두 배다. 실리콘은 응력을 받으면 밴드 구조가 변해 캐리어 이동도가 달라진다(압저항 효과). 변형 실리콘 기술이 일부러 이용하는 바로 그 효과가 여기서는 원치 않는 편차로 나타난다.

$$\frac{\Delta\mu}{\mu} \approx -\left(\pi_L\,\sigma_L + \pi_T\,\sigma_T\right)$$

$\sigma_L, \sigma_T$는 채널 방향과 그 수직 방향의 응력, $\pi_L, \pi_T$는 압저항 계수. (100) 웨이퍼의 ⟨110⟩ 채널에서 pMOS는 $\pi_L \approx +72$, $\pi_T \approx -66$, nMOS는 $\pi_L \approx -32$, $\pi_T \approx -18$ (단위 $10^{-11}\ \text{Pa}^{-1}$). pMOS가 훨씬 민감하다.

그래서 설계 규칙은 TSV 둘레에 트랜지스터를 놓지 못하는 금지 영역(KOZ, Keep-Out Zone)을 정한다. 이동도 변화의 허용 한도가 정해지면 허용 응력이 정해지고, 위 식에서 KOZ 반경이 나온다. 디지털 회로는 수 µm, 정합이 중요한 아날로그 회로는 그보다 훨씬 넓게 잡는다.

SIMULATOR

TSV 응력과 KOZ, 그리고 R·C

구리 지름 비아 높이 라이너 두께 냉각 폭 |ΔT| 이동도 허용 변화율

비아 벽 응력 σ₀—

KOZ (구리 벽에서)—

KOZ 면적 (비아 포함)—

저항 R—

라이너 커패시턴스 C_ox—

해볼 것: ① 지름을 5 → 10 µm로 키우면 벽 응력은 그대로인데 KOZ 반경이 두 배, 면적이 네 배가 된다. TSV를 가늘게 만들려는 가장 큰 이유다. ② pMOS에서 nMOS로 바꾸면 같은 허용 한도에서 KOZ가 크게 줄거나 사라진다. ③ 허용 변화율을 1%로 조이면(아날로그 회로) KOZ가 수십 µm로 커진다. ④ 높이를 늘리면 R과 C가 함께 커지고, 라이너를 두껍게 하면 C만 줄어든다. (가정: E = 130 GPa, ν = 0.28, Δα = 14.4 ppm/°C, ρ = 1.8 µΩ·cm, 채널이 비아의 반경 방향 ⟨110⟩으로 놓인 최악의 경우. 구리의 소성 변형, 라이너의 완충, 표면 근처의 3차원 효과, 이웃 비아의 중첩은 무시했으므로 실제 응력은 이보다 작은 경우가 많다)

구리 돌출. 응력은 옆으로만 나타나지 않는다. 온도가 오르면 구리는 실리콘보다 많이 늘어나려 하고, 옆은 실리콘에 막혀 있으므로 위로 밀려 나온다. 자유롭게 늘어난다면 $\Delta h \approx \Delta\alpha\,\Delta T\,h$로, 높이 50 µm에 400 °C면 약 0.3 µm다. 식으면 대부분 돌아오지만 고온에서 소성 변형과 결정립 성장으로 생긴 수십~수백 nm는 남는다. 이것이 구리 돌출(Cu pumping, protrusion)이며, TSV 위의 배선층을 들어 올려 균열이나 박리를 일으킨다. 도금 뒤 CMP 전에 미리 어닐하는 이유가 이것이다.

쌓는 방법: W2W, D2W, D2D

TSV가 완성된 웨이퍼를 쌓는 단위는 세 가지다. 무엇을 무엇 위에 올리느냐에 따라 수율, 정렬 정확도, 처리량이 갈린다.

그림 12-3. 적층 단위의 세 가지 방식. 붉은 칸은 불량 다이다. W2W는 위아래 웨이퍼의 불량 위치가 겹치지 않으면 양품을 불량과 묶어 버린다.

	W2W (Wafer-to-Wafer)	D2W (Die-to-Wafer)	D2D (Die-to-Die)
수율	양품 선별 불가. 층별 수율의 곱	윗다이는 양품만 선별	양쪽 모두 선별
정렬	가장 좋음 (웨이퍼 전체를 한 번에)	다이마다 정렬, 본더 정밀도에 좌우	D2W와 비슷
처리량	가장 높음	중간 (다이 수에 비례)	가장 낮음
다이 크기	위아래가 같아야 함	달라도 됨	달라도 됨
대표 응용	적층형 이미지 센서, 셀·주변 회로 접합 낸드	HBM, 로직 위 메모리, 인터포저 위 칩	소량·시제품, 이종 칩

W2W의 약점은 수율이다. 층마다 다이 수율이 $Y$이고 불량 위치가 서로 무관하면, $N$층을 통째로 접합한 스택의 수율은 $Y^{N}$이다. 수율 90%인 웨이퍼 4장을 쌓으면 66%만 남는다. 그래서 W2W는 다이 수율이 매우 높은 제품(이미지 센서, 낸드)에 쓰고, 다이가 크고 층이 많은 제품은 검사로 고른 양품 다이(KGD, 15장)만 올리는 D2W를 쓴다.

어느 방식이든 TSV 다이는 두께가 30~50 µm로 종이보다 얇다. 이런 다이는 스스로 휘고 쉽게 깨지므로(2장), 캐리어에 붙인 채로 뒷면 공정을 마친 뒤 다이싱 테이프로 옮겨 붙이고 캐리어를 떼어 낸다. 픽업할 때도 이젝터 핀 대신 넓은 면으로 밀어 올리는 방식을 쓴다(5장). 층 사이를 잇는 접합은 마이크로 범프를 열압착하는 방식과 범프 없이 구리끼리 직접 붙이는 하이브리드 본딩이 있다. 이 내용은 13장에서 다룬다.

핵심 정리

TSV는 실리콘을 관통하는 구리 기둥이다. 대표 치수는 지름 5~10 µm, 깊이 50~100 µm, 종횡비 약 10이며, 경로를 수십 µm로 줄이고 다이 면 전체를 접속에 쓴다.
비아 미들은 트랜지스터 뒤·배선 전에 막힌 구멍을 구리로 채우고, 나중에 뒷면을 갈고 실리콘을 리세스 식각해 비아를 노출한다.
보쉬 공정은 SF₆ 식각과 C₄F₈ 보호막을 반복한다. 사이클마다 스캘럽이 남고, 깊어질수록 식각이 느려진다(ARDE).
억제제가 측벽을 누르고 가속제가 바닥을 살려야 바텀업 충전이 된다. 바닥 대 측벽 속도비가 약 $2\,AR$을 넘어야 보이드가 없다.
$R = \rho h/\pi r^2$는 수십 mΩ, 라이너 커패시턴스는 수십 fF다. 부하로서 문제가 되는 것은 커패시턴스다.
구리와 실리콘의 CTE 차이가 $\sigma \propto (R/r)^2$의 응력을 만들고, 이동도 변화 때문에 KOZ를 둔다. KOZ 반경은 비아 지름에 비례한다.

확인 퀴즈

보쉬 공정에서 C₄F₈ 단계의 역할은?

식각은 SF₆ 단계가 한다. C₄F₈이 입힌 불화탄소 막은 바닥에서만 이온에 벗겨지고 측벽에는 남아, 등방성 식각을 수직 프로파일로 바꾼다.

지름 10 µm, 높이 100 µm인 구리 TSV의 저항은 약 얼마인가? (ρ = 1.7 µΩ·cm)

$R = \rho h/\pi r^2 = (1.7\times10^{-8})(100\times10^{-6})/(\pi \times (5\times10^{-6})^2) \approx 0.022\ \Omega$. 저항은 작아서 보통 문제가 되지 않는다.

같은 공정 조건과 같은 이동도 허용 한도에서 TSV 지름을 두 배로 키우면 KOZ가 차지하는 면적은?

응력은 $\sigma_0 (R/r)^2$로 $r/R$에만 의존한다. 허용 응력에 닿는 반경이 $R$에 비례하므로 반경은 2배, 면적은 4배다.

다이 수율이 90%인 웨이퍼 4장을 양품 선별 없이 W2W로 접합하면 스택 수율은 약 얼마인가?

$0.9^4 \approx 0.66$. 네 층이 모두 양품인 자리만 살아남는다. 층수가 많거나 다이 수율이 낮으면 양품만 골라 올리는 D2W가 유리하다.