Chapter 14

열·기계·전기 설계

앞 장들은 패키지를 어떻게 만드는지를 다뤘다. 이 장은 그 패키지가 왜 그런 치수와 재료로 정해지는지를 다룬다. 패키지 설계는 세 가지 질문에 동시에 답해야 한다. 칩이 내는 열을 한계 온도 안에서 빼낼 수 있는가(열), 서로 다른 재료를 붙여 놓은 구조가 온도 변화에도 휘거나 떨어지지 않는가(기계), 그리고 신호와 전원이 왜곡 없이 칩까지 닿는가(전기). 세 문제는 같은 두께·같은 재료를 공유하므로 하나를 고치면 다른 둘이 움직인다. 이 장에서는 각 축을 손으로 계산할 수 있는 1차 모델(열저항 네트워크, 바이메탈 휨, 집중 정수 RLC)로 익힌다.

열저항 θ_ja·θ_jc·θ_jb와 특성 파라미터 Ψ_jt의 정의와 쓰임새를 구분한다.
전도·확산·대류 열저항을 직렬·병렬로 엮어 접합 온도를 계산한다.
열 계면 재료(TIM)가 얇은데도 열 경로의 병목이 되는 이유를 설명한다.
티모셴코의 바이메탈 식으로 곡률과 휨량을 구하고, 온도에 따라 휨 방향이 뒤집히는 이유를 안다.
접속 경로의 인덕턴스에서 동시 스위칭 잡음 ΔV = L·di/dt를 계산한다.
목표 임피던스와 디커플링 커패시터 계층, 자기 공진과 반공진을 설명한다.

세 축은 서로 얽혀 있다

패키지의 역할을 1장에서 네 가지(전기 접속, 기계적 보호, 방열, 크기 변환)로 정리했다. 설계 단계에서는 이것이 세 가지 해석으로 바뀐다. 열 해석(Thermal analysis)은 접합 온도가 허용치 아래인지를, 구조 해석(Mechanical analysis)은 휨·응력·피로 수명을, 전기 해석(Electrical analysis)은 신호 무결성(SI, Signal Integrity)과 전원 무결성(PI, Power Integrity)을 본다. 실제 설계에서는 유한 요소법과 전자기장 해석기를 쓰지만, 어떤 변수가 결과를 지배하는지는 간단한 식으로 먼저 파악한다.

어려운 점은 세 해석이 같은 설계 변수를 서로 반대 방향으로 당긴다는 것이다. 아래 표는 대표적인 설계 선택이 세 축에 미치는 영향이다.

설계 선택	열	기계	전기
다이를 얇게 간다	두께 방향 열저항 감소. 다만 면 방향 확산이 줄어 핫스팟은 불리	굽힘 강성이 두께의 세제곱으로 줄어 휨 증가, 균열에 취약	TSV가 짧아져 기생 성분 감소
기판 코어를 얇게 하거나 없앤다	보드 쪽 열 경로가 조금 짧아짐	기판 강성 감소로 휨 증가, 취급 어려움	비아가 짧아져 전원 루프 인덕턴스 감소
리드(히트 스프레더)를 붙인다	열을 넓게 퍼뜨리고 히트싱크 접촉면 제공	휨을 억제하지만 TIM과 접착부에 응력	영향 작음(접지하면 차폐 효과)
범프 피치를 줄이고 수를 늘린다	다이→기판 열 경로 증가	스탠드오프가 낮아져 범프의 전단 변형 증가	병렬 경로가 늘어 인덕턴스·저항 감소
EMC·언더필의 필러 함량을 높인다	열전도도 소폭 증가	CTE 감소·탄성률 증가(응력 균형이 바뀜), 점도 증가로 충전 어려움	유전율 소폭 증가
다이를 수직으로 쌓는다(3D)	단위 면적당 발열 증가, 열 경로 직렬화	얇은 다이 여러 장의 휨·응력 누적	배선 길이가 mm에서 µm로 감소

그래서 패키지 설계는 한 축의 최적화가 아니라 세 축을 모두 통과하는 타협점 찾기다. 칩·패키지·보드를 함께 놓고 설계하는 것을 동시 설계(Co-design)라 하며, 2.5D·3D 패키지(11장, 12장, 13장)에서는 선택이 아니라 필수다.

열저항과 접합 온도

트랜지스터가 있는 실리콘 표면의 온도를 접합 온도(Junction temperature, T_j)라 한다. 허용 최대 접합 온도는 제품마다 다르며 대략 85~125 °C, 차량용·전력 소자는 150~175 °C까지다. 정상 상태에서 열 흐름은 전기 회로와 같은 꼴로 쓸 수 있다. 온도 차가 전압, 열 흐름(전력)이 전류, 열저항(Thermal resistance)이 저항에 대응한다.

$$T_j = T_a + P\,\theta_{ja}$$

$T_a$는 주변 공기 온도, $P$는 소비 전력(W), $\theta_{ja}$는 접합에서 주변까지의 열저항(K/W, °C/W와 같다). $\theta_{ja}$ = 0.4 K/W인 냉각 구성에서 150 W를 쓰면 접합은 주변보다 60 °C 높다.

열저항의 기본 꼴은 두 가지다. 두께 $t$, 단면적 $A$, 열전도도 $k$인 층을 수직으로 지나는 전도와, 표면에서 유체로 넘어가는 대류다.

$$R_{\text{cond}} = \frac{t}{kA}, \qquad R_{\text{conv}} = \frac{1}{hA}$$

$h$는 대류 열전달 계수(W/m²·K). 교과서 대표 범위는 공기 자연 대류 약 5~25, 공기 강제 대류 약 25~250, 액체 강제 대류 수백~1만 이상이다. 자연 대류에서 10 mm × 10 mm 패키지 윗면(1 cm²)만으로 열을 버리면 $R = 1/(10 \times 10^{-4})$ = 1000 K/W가 된다. 맨 패키지가 1 W도 감당하기 어려운 이유이고, 보드와 히트싱크가 하는 일은 결국 이 면적 $A$를 키우는 것이다.

리드형 플립칩 BGA(Lidded FCBGA)를 예로 들면, 열은 다이 뒷면에서 TIM1(다이와 리드 사이의 열 계면 재료), 구리 리드(Lid, IHS: Integrated Heat Spreader), TIM2(리드와 히트싱크 사이), 히트싱크를 차례로 지나 공기로 나간다. 이 층들은 직렬이므로 열저항이 더해진다. 동시에 일부 열은 범프와 기판, 솔더 볼을 거쳐 메인보드로 내려간다. 이 경로는 위쪽 경로와 병렬이다.

그림 14-1. 리드형 FCBGA의 단면(왼쪽)과 열저항 네트워크(오른쪽). 접합에서 생긴 열 P는 위쪽(θ_jc → θ_cs → θ_sa)과 아래쪽(θ_jb → θ_ba) 두 갈래로 나뉘어 같은 주변 공기에 닿는다. 히트싱크가 달린 고전력 패키지는 열의 대부분이 위로 나가고, 히트싱크가 없는 모바일·메모리 패키지는 반대로 대부분이 보드로 내려간다.

데이터시트에 적힌 열 지표는 JEDEC JESD51 계열 규격이 정한 시험 조건에서 잰 값이다. 이름이 비슷해도 뜻과 쓰임새가 다르다.

기호	정의	측정 조건(대표 규격)	쓰임새
θ_ja	(T_j − T_a) / P	규격 시험 보드에 실장, 정지 공기 상자 안(JESD51-2A). 강제 대류는 JESD51-6	패키지끼리의 상대 비교. 보드와 기류에 따라 크게 달라지므로 실제 시스템 온도 예측에는 부적합
θ_jc	(T_j − T_c) / P, 열이 모두 케이스 면으로 나갈 때	케이스 면을 냉각판에 밀착(과도 이중 계면법은 JESD51-14)	히트싱크를 붙이는 패키지의 위쪽 경로 계산
θ_jb	(T_j − T_b) / P, 열이 모두 보드로 나갈 때	링 모양 냉각판으로 보드를 식힘(JESD51-8)	보드 쪽 경로 계산, 2저항 모델
Ψ_jt	(T_j − T_t) / P, T_t는 패키지 윗면 중심 온도	θ_ja와 같은 환경에서 윗면 온도를 함께 측정(JESD51-2A)	실제 시스템에서 윗면 온도를 재서 T_j를 추정

Ψ는 열저항이 아니다. θ_jc는 전력 전부가 그 경로로 흐른다고 보장되는 조건에서 정의한 진짜 열저항이다. Ψ_jt는 전체 전력으로 나눈 값이라, 윗면으로 나가는 열이 일부뿐인 몰드 패키지에서는 θ_jc보다 훨씬 작다. 히트싱크 없는 패키지의 윗면 온도에 θ_jc를 곱해 T_j를 구하면 과대평가가 되므로 이때는 Ψ_jt를 쓴다. 또 θ_ja는 패키지 고유의 상수가 아니다. 시험 보드의 구리 층수(1층 저전도 보드인지 2s2p 고전도 보드인지)만 바뀌어도 수십 % 달라진다. 지표의 사용 지침은 JESD51-12에 정리되어 있다.

SIMULATOR

열저항 네트워크와 접합 온도

소비 전력 P 다이 한 변

TIM1 두께 (BLT) 히트싱크 θ_sa 주변 온도 T_a

접합 온도 T_j—

합성 θ_ja—

전력 밀도—

TIM1의 비중 / 보드 쪽 열—

해볼 것: ① 아래 막대는 주변 온도에서 시작해 층마다 온도가 얼마나 올라가는지를 쌓은 것이다. 기본값에서 가장 긴 막대가 어느 층인지 본다. ② 히트싱크 θ_sa를 0.05(수랭 냉각판 수준)로 낮추면 남는 병목은 TIM이다. ③ 폴리머 TIM을 인듐으로 바꾸면 두께를 200 µm로 늘려도 TIM1 막대가 거의 사라진다. ④ 전력은 그대로 두고 다이를 20 → 10 mm로 줄이면 전력 밀도가 4배가 되고 다이·TIM1 막대가 4배 길어진다. 다이의 색은 접합 온도를 나타낸다. (가정: 1차원 정상 상태. 다이 두께 0.775 mm·k = 150, 구리 리드 두께 2 mm·k = 400에 45° 확산 근사, TIM2는 50 µm·k = 4, 보드 쪽 경로는 6 K/W로 고정해 병렬 연결. TIM의 접촉 저항은 유효 열전도도에 포함된 것으로 보고, 다이 안의 발열은 균일하다고 둔다. 괄호 안 숫자는 열전도도 W/m·K. 단면은 개략도)

재료와 TIM, 그리고 핫스팟

열저항 $t/(kA)$에서 설계자가 고를 수 있는 것은 재료의 열전도도 $k$와 두께 $t$다. 패키지에 쓰이는 재료의 열전도도는 네 자릿수에 걸쳐 있다.

재료	열전도도 (W/m·K, 상온 대표값)	쓰이는 곳
구리 (Cu)	약 400	리드, 리드프레임, 배선, 히트싱크 바닥
알루미늄 (Al)	약 237 (합금은 150~200)	히트싱크
실리콘 (Si)	약 150 (100 °C에서 약 100~110)	다이, 인터포저
인듐 (In)	약 80	솔더 TIM
무연 솔더 (SAC, SnAg)	약 50~60	범프, 솔더 볼, 다이 어태치
열 그리스·상변화 TIM	약 3~8	TIM1, TIM2
SiO₂	약 1.4	다이 배선층 절연막, 하이브리드 본딩 계면
EMC	약 1 (고열전도 품종은 3 이상)	몰딩
언더필	약 0.3~0.6	다이와 기판 사이
ABF 등 유기 절연층	약 0.3	기판 빌드업층
공기	0.026	틈, 보이드

표에서 금속·실리콘과 고분자 사이에 두 자릿수 이상의 간격이 있다. 그래서 두께가 수십 µm에 불과한 고분자 층이 mm 두께의 금속과 맞먹는 열저항을 낸다. 20 mm × 20 mm 다이 위에서 계산하면, 두께 0.775 mm 실리콘은 0.013 K/W, 두께 2 mm 구리는 0.0125 K/W인데, 두께 50 µm인 $k$ = 3 W/m·K의 TIM은 0.042 K/W다. 가장 얇은 층이 가장 큰 열저항이 된다.

열 계면 재료(TIM, Thermal Interface Material)가 필요한 이유는 고체 표면이 완전히 평평하지 않기 때문이다. 두 금속면을 그냥 맞대면 실제 접촉은 돌기 끝의 몇 %뿐이고 나머지는 공기(0.026 W/m·K)다. TIM은 이 틈을 메운다. TIM 층의 열저항은 본체의 전도와 양쪽 계면의 접촉 저항을 합한 것이다.

$$R_{\text{TIM}} = \frac{\text{BLT}}{k_{\text{TIM}}\,A} + R_{c1} + R_{c2}$$

BLT(Bond Line Thickness)는 접합선 두께, $R_c$는 TIM과 맞닿는 두 면의 접촉 열저항. 필러를 많이 넣어 $k$를 올리면 점도가 높아져 얇게 눌리지 않고 표면도 덜 적신다. 그래서 TIM의 성능은 $k$ 하나가 아니라 실제 조립 조건에서 잰 면적당 열저항(mm²·K/W)으로 비교한다.

TIM1에는 고분자 겔·그리스 계열과 금속 계열이 있다. 인듐 같은 솔더 TIM은 열전도도가 한 자릿수 이상 높지만, 다이 뒷면에 금속화(Backside metallization, 예: Ti/Ni/Au)가 필요하고 리플로 때 보이드가 생길 수 있다. 고분자 TIM은 공정이 쉽지만, 패키지가 온도에 따라 휘었다 펴지기를 되풀이하면 TIM이 가장자리로 밀려 나가는 펌프아웃(Pump-out)과 마르는 현상(Dry-out)으로 열저항이 서서히 커진다. 열 문제와 휨 문제가 만나는 대표적인 지점이다. 다이 어태치 층의 열저항과 보이드는 5장에서 다뤘다.

확산 저항. 열원이 작고 그 아래 판이 넓으면 열은 수직으로만 흐르지 않고 옆으로 퍼진다. 이때 좁은 열원 근처에 열 흐름이 몰려 생기는 추가 저항을 확산 열저항(Spreading resistance)이라 한다. 반지름 $a$인 등온 원형 열원이 두껍고 넓은 물체 위에 있을 때의 값이 기준이 된다.

$$R_{sp} \approx \frac{1}{4ka}$$

면적이 아니라 반지름에 반비례한다는 점이 중요하다. 전력 밀도 $p$를 고정하면 총전력은 $P=p\pi a^2$이고 온도 상승은 $\Delta T=R_{sp}P=p\pi a/(4k)$라서 열원이 작아질수록 작아진다. 반대로 총전력 $P$를 고정하면 $\Delta T=P/(4ka)$이므로 작은 열원이 더 뜨겁다. 판 두께가 유한하면 보정이 필요하며, 간단히는 열이 45°로 퍼진다고 보고 단면적을 두께에 따라 넓혀 적분하는 근사를 쓴다.

핫스팟과 전력 밀도. 다이의 발열은 균일하지 않다. 고성능 프로세서의 다이 평균 전력 밀도는 대략 수십~100 W/cm² 수준이고(가정용 전기 레인지의 열판이 10 W/cm² 안팎이다), 연산 코어 같은 일부 블록에서는 그 몇 배, 수백 W/cm²에 이르는 핫스팟(Hot spot)이 생긴다. 1 mm² 크기(등가 반지름 약 0.56 mm)의 핫스팟이 실리콘에 열을 퍼뜨릴 때의 확산 저항은 위 식으로 약 3 K/W다. 이 블록이 5 W(500 W/cm²)를 내면 주변보다 15 °C가량 더 뜨겁다. 평균 온도가 여유 있어도 핫스팟이 한계를 정한다. 리드와 다이 자체의 실리콘이 열을 옆으로 퍼뜨리는 역할을 하므로, 다이를 지나치게 얇게 갈면 핫스팟은 오히려 나빠진다.

온도가 중요한 이유. 첫째는 수명이다. 전자 이동, 금속간 화합물 성장, 절연막 열화 같은 고장 메커니즘은 대부분 아레니우스 식 $\exp(-E_a/k_BT)$를 따른다. 활성화 에너지가 0.7 eV이면 100 °C 부근에서 온도가 10 °C 오를 때 반응 속도는 약 1.8배가 된다. "10 °C 오르면 수명이 절반"이라는 어림이 여기서 나온다(가속 모델은 15장). 둘째는 누설 전류다. 트랜지스터의 문턱 아래 누설은 온도에 지수적으로 늘어난다. 온도가 오르면 누설 전력이 늘고, 그 전력이 다시 온도를 올린다. 냉각이 부족하면 이 되먹임이 수렴하지 않는 열 폭주(Thermal runaway)에 이른다. 셋째는 성능이다. 온도가 오르면 배선 저항이 커지고(구리는 약 0.4 %/°C), DRAM은 셀의 전하 유지 시간이 줄어 리프레시를 더 자주 해야 한다.

2.5D·3D에서의 열. 다이를 수직으로 쌓으면 같은 면적 위에 발열이 겹치고, 아래층 다이의 열은 위층 다이들과 그 사이의 접합층을 모두 지나야 히트싱크에 닿는다. 층 사이의 언더필·NCF는 열전도도가 1 W/m·K에도 못 미치므로, 얇은 접합층 여러 장이 직렬 열저항의 대부분을 차지한다. HBM이 접합층의 열전도를 높이려고 MR-MUF와 더미 범프를 쓰고, 하이브리드 본딩이 방열에도 유리한 이유다(13장). 2.5D에서는 고전력 로직과 온도에 민감한 메모리가 한 리드 아래 나란히 놓여, 로직의 열이 리드와 인터포저를 타고 메모리로 넘어가는 열 간섭(Thermal crosstalk)과 다이 사이의 높이 차가 문제가 된다(11장).

CTE 불일치와 휨

패키지는 열팽창 계수(CTE, Coefficient of Thermal Expansion)가 크게 다른 재료를 고온에서 붙여 만든다. 언더필과 EMC는 150~180 °C에서 굳고, 솔더는 220 °C 부근에서 굳는다. 접합이 끝난 순간에는 응력이 없지만, 상온으로 식으면 각 층이 서로 다른 양만큼 줄어들려 하고 접합면이 이를 막는다. 그 결과가 휨(Warpage)과 내부 응력이다.

재료	CTE (ppm/°C)	탄성률 (GPa)	비고
실리콘	약 2.6	130~170	결정 방향에 따라 다름
구리	약 17	110~130	리드, 배선
유기 기판 (면 방향)	약 12~17	20~30	코어 재료와 구리 잔존율에 따라 다름
EMC (T_g 아래, α1)	약 8~12	20~30	T_g 위(α2)에서는 CTE가 3~4배로 늘고 탄성률은 한 자릿수 줄어듦
언더필 (T_g 아래)	약 25~30	7~12	필러 함량으로 조절
무연 솔더 (SAC)	약 22	40~50	크리프가 큼
FR-4 메인보드 (면 방향)	약 14~18	20~25	두께 방향은 50 이상
알루미나 세라믹	약 7	300 이상	세라믹 기판

가장 단순한 모델은 두 층을 붙인 띠다. 티모셴코(Timoshenko, 1925)는 바이메탈 온도 조절기를 해석하면서, 두께 $t_1, t_2$, 탄성률 $E_1, E_2$, 열팽창 계수 $\alpha_1, \alpha_2$인 두 층이 온도 변화 $\Delta T$를 겪을 때의 곡률을 구했다.

$$\kappa = \frac{1}{\rho} = \frac{6\,(\alpha_2-\alpha_1)\,\Delta T\,(1+m)^2}{h\left[\,3(1+m)^2 + (1+mn)\left(m^2 + \dfrac{1}{mn}\right)\right]},\qquad m = \frac{t_1}{t_2},\; n = \frac{E_1}{E_2},\; h = t_1 + t_2$$

$\rho$는 곡률 반경. 곡률이 일정한 호에서 길이 $L$에 걸친 휨량(가운데와 끝의 높이 차)은 $w \approx \kappa L^2/8$이다. 휨은 길이의 제곱에 비례하고 전체 두께에 반비례한다. 패키지가 커지고 얇아질수록 휨이 급격히 어려워지는 이유다.

숫자를 넣어 보자. 위층이 두께 0.5 mm의 실리콘(130 GPa, 2.6 ppm/°C), 아래층이 두께 0.8 mm의 유기 기판(25 GPa, 15 ppm/°C)이고, 175 °C에서 평평하게 붙은 뒤 25 °C로 식는다($\Delta T$ = −150 °C). 곡률은 크기 약 2.1 m⁻¹(반경 약 0.5 m)이고, 길이 20 mm에서 휨은 약 100 µm다. 기판이 더 많이 줄어들므로 기판 쪽이 안쪽이 되어, 다이를 위로 놓고 보면 가운데가 솟은 모양이 된다.

그림 14-2. 다이가 위, 기판이 아래인 플립칩 패키지의 온도별 휨(과장해 그림). 접합이 굳은 온도에서는 평평하고, 그보다 차가우면 가운데가 솟는 크라이(Crying, convex), 뜨거우면 가장자리가 들리는 스마일(Smiling, concave) 모양이 된다. JEDEC JESD22-B112는 솔더 볼을 아래로 두었을 때 볼록을 +, 오목을 −로 적는다. 실제 패키지는 EMC와 기판의 유리 전이, 층 구성에 따라 이보다 복잡한 곡선을 그리며, 몰드 패키지는 방향이 반대인 경우도 흔하다.

휨은 상온 값 하나가 아니라 온도에 따른 곡선으로 관리한다. 측정에는 섀도 모아레(Shadow moiré)를 주로 쓴다. 시료 위에 일정한 간격의 격자 유리판을 놓고 비스듬히 빛을 비추면, 격자와 그 그림자가 겹쳐 등고선 모양의 무늬가 생긴다. 시료를 가열 챔버 안에서 리플로 프로파일대로 데우고 식히면서 무늬를 찍으면 온도별 휨이 나온다.

가장 중요한 온도는 솔더가 녹아 있는 리플로 구간이다. 패키지를 보드에 실장(SMT)할 때 패키지가 스마일로 휘면 모서리의 볼이 보드에서 들리고, 크라이로 휘면 가운데가 들린다. 들린 볼은 솔더 페이스트와 붙지 못하거나(오픈), 녹은 채 닿았다 떨어지며 겉만 붙은 헤드 인 필로(HiP, Head-in-Pillow) 불량이 된다. 반대로 눌린 쪽은 볼이 옆으로 퍼져 이웃과 붙는다(브리지). 허용 휨은 볼 피치와 볼 지름에 따라 정하며(JEITA ED-7306에 기준이 있다), 대략 수십 µm에서 0.2 mm 사이다. PoP처럼 패키지 위에 패키지를 올릴 때는 위아래 패키지의 휨 곡선이 리플로 온도에서 같은 방향으로 맞아야 한다.

SIMULATOR

바이메탈 휨: 스마일과 크라이

온도 T 길이 L 위층 두께 t₁ 아래층 두께 t₂ 위층 탄성률 E₁ 아래층 탄성률 E₂ 위층 CTE α₁ 아래층 CTE α₂

ΔT (무응력 175 °C 기준)—

곡률 |κ|—

곡률 반경—

휨량 w—

해볼 것: ① 온도를 25 °C에서 260 °C까지 올리면 175 °C에서 평평해졌다가 반대 방향으로 휜다(크라이 → 스마일). ② 길이를 20 → 40 mm로 늘리면 휨이 4배가 된다. ③ 아래 그래프는 위층 두께에 따른 휨이다. 위층이 아주 얇거나 아주 두꺼우면 한쪽이 지배해 휨이 작고, 그 사이 어떤 두께에서 가장 크다. '얇은 다이 / 기판'을 눌러 보라. ④ 'EMC / 다이'는 CTE가 큰 층이 위에 있어 상온에서 스마일이 된다. ⑤ α₁과 α₂를 같게 맞추면 온도와 무관하게 평평하다. (가정: 티모셴코의 2층 탄성 보, 온도 균일, 재료 물성은 온도와 무관, 무응력 온도 175 °C 고정. 실제 패키지는 판이므로 E 대신 E/(1−ν)를 쓰면 더 가깝고, 유리 전이·점탄성·3층 이상의 구조는 유한 요소 해석으로 다룬다. 그림의 휨은 과장되어 있다)

휨을 줄이는 방법은 식에서 그대로 읽힌다. CTE 차이를 줄이거나(저CTE 코어 기판, 필러 함량 조절), 강성을 높이거나(두꺼운 코어, 스티프너 링, 리드), 구조를 위아래 대칭에 가깝게 만든다(기판 앞뒷면의 구리 잔존율 균형, EMC 두께 조절). 팬아웃 재구성 웨이퍼의 휨(10장)과 얇은 웨이퍼의 휨(2장)도 같은 식으로 이해할 수 있다.

응력 집중: 박리와 균열

휘어진다는 것은 응력이 일부 풀렸다는 뜻이다. 휘지 못하게 붙들린 구조일수록 내부 응력이 크다. 얇은 층이 훨씬 두껍고 단단한 층에 완전히 구속되면 그 층의 면내 응력은 대략 다음과 같다.

$$\sigma \approx \frac{E}{1-\nu}\,\Delta\alpha\,\Delta T$$

$E/(1-\nu)$는 2축 탄성률. (100) 실리콘은 약 180 GPa다. 두꺼운 구리 판에 붙은 얇은 실리콘 다이가 150 °C 식으면($\Delta\alpha$ ≈ 14 ppm/°C) 상한이 약 390 MPa의 압축이다. 실제로는 접착층이 변형을 흡수하고 구조가 휘어서 이보다 작다.

평균 응력보다 중요한 것은 응력이 어디에 몰리는가다. 두 층을 붙인 구조에서 층 사이의 전단 응력과 박리(수직) 응력은 가운데에서는 거의 0이고 자유단, 곧 가장자리와 모서리에서 뾰족하게 솟는다. 패키지의 기계적 불량이 거의 언제나 다이 모서리에서 시작하는 이유다.

계면 박리(Delamination)는 접착력이 가장 약한 계면이 모서리부터 벌어지는 현상이다. EMC와 다이 표면, EMC와 리드프레임, 언더필과 다이 패시베이션, 언더필과 솔더 레지스트 사이가 대표적이다. 수분을 흡수한 패키지는 리플로 때 수증기압이 더해져 박리가 한꺼번에 퍼지는 팝콘 불량이 된다(8장, 15장). 박리가 생기면 그 부분은 더 이상 하중을 나눠 받지 못해, 응력이 이웃한 범프나 와이어 접합으로 넘어간다. 언더필 필렛을 다이 옆면까지 올리고, 다이 모서리 범프를 비우거나 더미로 두고, 표면을 플라즈마로 처리해 접착력을 높이는 것이 대책이다.

다이 균열(Die crack)은 실리콘이 인장 응력을 받는 면에 있는 흠에서 시작한다. 실리콘은 압축에는 강하지만 취성 재료여서 인장 강도가 표면 결함의 크기로 정해진다(4장). 그림 14-2의 크라이 상태에서는 다이의 바깥쪽 면, 곧 플립칩의 다이 뒷면이 굽힘에 의한 인장을 받는다. 백그라인딩이 남긴 연삭 자국이나 다이싱 때 생긴 뒷면 치핑이 여기서 균열의 출발점이 된다. 다이를 얇게 한 뒤 연마나 건식 식각으로 손상층을 없애는 이유다(2장).

다이 안쪽에서는 범프 바로 아래의 저유전막이 박리되는 칩–패키지 상호 작용(CPI) 문제가, 접합부에서는 온도 사이클이 되풀이되며 솔더에 균열이 자라는 피로가 있다. 전단 변형 $\Delta\gamma = \text{DNP}\cdot\Delta\alpha\cdot\Delta T/h$와 코핀–맨슨 수명식은 7장에서, 패키지와 보드 사이 솔더 볼의 보드 레벨 신뢰성은 9장과 15장에서 다룬다. TSV 주변 실리콘의 응력과 금지 영역은 12장의 주제다.

언더필은 문제를 옮겼을 뿐이다. 언더필이 없으면 다이와 기판이 따로 움직여 휨은 작지만 범프가 전단 변형을 모두 받는다. 언더필로 둘을 묶으면 범프는 살지만 구조 전체가 바이메탈이 되어 휘고, 다이에 굽힘 응력이 걸린다. 리드를 덮어 휨을 누르면 이번에는 TIM1과 리드 접착부가 응력을 받는다. 변형은 없어지지 않고, 견딜 수 있는 곳으로 옮겨질 뿐이다. 기계 설계는 그 옮길 곳을 고르는 일이다.

기생 성분과 동시 스위칭 잡음

다이의 패드에서 보드까지 이어지는 접속 경로는 이상적인 도선이 아니다. 길이와 굵기에 따라 저항 $R$, 인덕턴스 $L$, 이웃 도체와의 정전 용량 $C$를 갖는다. 이것을 기생 성분(Parasitics)이라 한다. 저항은 전압 강하와 발열을, 정전 용량은 지연과 결합 잡음을, 인덕턴스는 전류가 변할 때의 전압 잡음을 만든다. 디지털 회로에서 가장 문제가 되는 것은 인덕턴스다.

반지름 $r$, 길이 $l$인 곧은 도선의 부분 자기 인덕턴스는 근사적으로 다음과 같다.

$$L \approx \frac{\mu_0\,l}{2\pi}\left[\ln\frac{2l}{r} - \frac{3}{4}\right]$$

$\mu_0 = 4\pi\times10^{-7}$ H/m. 지름 25 µm, 길이 1 mm의 본딩 와이어는 약 0.87 nH다. "와이어 1 mm에 약 1 nH"라는 어림이 여기서 나온다. 굵기는 로그 안에 있어 영향이 작고, 길이가 거의 전부를 정한다. 실제 회로에서 의미가 있는 것은 전류가 나갔다 돌아오는 루프의 인덕턴스이므로, 귀환 경로를 가까이 붙이면 상호 인덕턴스만큼 줄어든다.

접속 요소	대표 길이	인덕턴스 (대략)
본딩 와이어	1~5 mm	약 1 nH/mm, 합계 1~5 nH
솔더 범프 (C4)	50~100 µm	수십 pH
마이크로 범프·TSV	10~50 µm	수~수십 pH
BGA 솔더 볼	0.3~0.6 mm	0.1 nH 안팎~수백 pH
50 Ω 기판 배선	수~수십 mm	약 0.3 nH/mm (정전 용량 약 0.13 pF/mm)

인덕턴스에 흐르는 전류가 변하면 $V = L\,di/dt$의 전압이 생긴다. 출력 버퍼 여러 개가 같은 순간에 상태를 바꾸면 그 전류가 모두 공통의 전원·접지 핀을 지나므로, 다이 안의 전원과 접지 전위가 보드 기준에서 출렁인다. 이것이 동시 스위칭 잡음(SSN, Simultaneous Switching Noise)이고, 접지 쪽의 출렁임을 따로 접지 바운스(Ground bounce)라 부른다.

$$\Delta V = L_{\text{eff}}\,\frac{di}{dt} \approx \frac{L_{\text{pin}}}{N_{\text{pg}}}\cdot\frac{N_{\text{sw}}\,\Delta I}{t_r}$$

$N_{\text{sw}}$는 동시에 스위칭하는 버퍼 수, $\Delta I$는 버퍼 하나의 전류 변화, $t_r$은 상승 시간, $N_{\text{pg}}$는 병렬로 놓인 전원·접지 경로 수. 버퍼 32개가 각각 20 mA를 0.5 ns에 바꾸고 유효 루프 인덕턴스가 0.25 nH이면 $\Delta V$ = 0.25 nH × 0.64 A / 0.5 ns = 0.32 V다. 전원 전압이 1 V 안팎인 회로에는 치명적인 크기다.

식이 대책을 알려 준다. 전원·접지 핀을 늘려 병렬 경로를 많이 만들고, 접속을 짧게 하고(와이어 → 범프), 전류가 변하는 속도를 필요 이상으로 빠르게 하지 않으며, 다이 가까이에 전하를 쌓아 두어 급한 전류를 인덕턴스 뒤가 아니라 앞에서 공급한다(다음 절의 디커플링). 플립칩이 고성능 칩의 표준이 된 가장 큰 이유가 여기에 있다. 범프 하나의 인덕턴스가 와이어의 수십 분의 일인 데다, 전원·접지 범프 수천 개를 다이 면 전체에 깔 수 있다(7장).

SIMULATOR

동시 스위칭 잡음 ΔV = L·di/dt

전류 변화 ΔI (합계) 상승 시간 t_r 전원·접지 핀 쌍 수

유효 루프 인덕턴스—

di/dt—

잡음 ΔV (V_dd = 1.0 V 대비)—

±10% 안에 들려면—

해볼 것: ① 위 그래프는 부하 전류, 아래는 다이가 보는 전원 전압이다. 전류가 늘 때 전압이 꺼지고(드룹), 줄 때 솟는다. ② 같은 조건에서 와이어 본딩을 플립칩으로 바꾸면 잡음이 1/40이 된다. ③ 상승 시간을 절반으로 줄이면 잡음은 두 배가 된다. 전류의 크기가 아니라 변하는 속도가 문제다. ④ 와이어 본딩에서 핀 쌍 수를 늘려 ±10% 선 안에 넣어 보라. (가정: 전원 핀과 접지 핀이 직렬인 루프 인덕턴스 2L_pin이 N쌍 병렬, 핀 사이의 상호 인덕턴스 무시. 전류는 직선으로 변하고 온다이 커패시터는 없다고 둠. 실제로는 이웃 핀의 상호 인덕턴스 때문에 1/N보다 덜 줄고, 온다이 커패시터가 파형을 둥글게 만들며 링잉이 생긴다)

전원 분배망과 디커플링

전압 조정기(VRM, Voltage Regulator Module)에서 보드, 솔더 볼, 기판, 범프, 다이 배선을 거쳐 트랜지스터에 이르는 전원 경로 전체를 전원 분배망(PDN, Power Delivery Network)이라 한다. 부하 전류가 $\Delta I$만큼 변할 때 전압이 허용 리플 안에 머물려면, 다이에서 바라본 PDN의 임피던스가 관심 주파수 전체에서 다음 값보다 작아야 한다.

$$Z_{\text{target}} = \frac{V_{dd}\times\text{허용 리플}}{\Delta I_{\max}}$$

1.0 V, 리플 5%, 과도 전류 25 A이면 2 mΩ이다. 전압이 0.8 V로 내려가고 전류가 수백 A로 늘어난 AI 가속기에서는 수십~100 µΩ 수준이 된다. 전압은 내려가고 전류는 늘어나므로 목표 임피던스는 세대마다 낮아진다.

이 임피던스를 넓은 주파수에서 낮게 유지하는 수단이 디커플링 커패시터(Decoupling capacitor)다. 커패시터는 가까이에 쌓아 둔 전하로 급한 전류를 대신 공급한다. 그런데 실제 커패시터는 이상적인 $C$가 아니라 등가 직렬 저항(ESR)과 등가 직렬 인덕턴스(ESL)가 붙은 직렬 RLC다.

$$Z(f) = \text{ESR} + j\left(2\pi f\,\text{ESL} - \frac{1}{2\pi f\,C}\right),\qquad f_{\text{SRF}} = \frac{1}{2\pi\sqrt{\text{ESL}\cdot C}}$$

자기 공진 주파수(SRF, Self-Resonant Frequency)에서 임피던스가 ESR까지 내려가고, 그보다 높은 주파수에서는 커패시터가 인덕터처럼 행동한다. 여기서 ESL은 부품 자체뿐 아니라 실장 패드·비아·전원면까지 포함한 루프 인덕턴스다. 커패시터가 유효한 대역은 SRF 부근으로 한정된다.

용량이 큰 커패시터는 몸집이 커서 멀리 놓이고 ESL이 크다. 그래서 한 가지 커패시터로 모든 주파수를 덮을 수 없고, 거리와 크기가 다른 커패시터를 계층으로 둔다.

그림 14-3. PDN의 계층. 느린 전류 변화는 VRM의 제어 루프가 따라가고, 그보다 빠른 변화는 보드의 벌크 커패시터, 패키지 기판 위나 아래에 붙인 적층 세라믹 커패시터(MLCC), 다이 안에 만든 온다이 커패시터(MOS·MIM·딥 트렌치)가 차례로 맡는다. 부하에 가까울수록 용량은 작지만 사이에 낀 인덕턴스가 작아 높은 주파수까지 듣는다. 용량과 대역은 고성능 프로세서 기준의 대략적인 범위다.

계층 사이에는 함정이 있다. 한 계층의 커패시터가 자기 공진을 지나 인덕터처럼 보이는 대역에서, 다음 계층의 커패시터는 아직 용량성이다. 인덕터와 커패시터가 병렬로 만나면 반공진(Anti-resonance)이 일어나 임피던스가 오히려 솟는다. 봉우리의 위치와 높이는 대략 다음과 같다.

$$f_{\text{anti}} \approx \frac{1}{2\pi\sqrt{L_1 C_2}},\qquad Z_{\text{peak}} \approx \frac{L_1}{C_2\,(R_1 + R_2)}$$

$L_1, R_1$은 앞 계층의 ESL과 ESR, $C_2, R_2$는 뒤 계층의 용량과 ESR. 가장 다루기 어려운 것은 패키지 인덕턴스와 온다이 커패시턴스가 만드는 봉우리로, 흔히 수십~수백 MHz에 있다. 봉우리를 낮추려면 $L_1$을 줄이거나(범프와 비아를 늘리고 커패시터를 다이 바로 아래에 둔다), $C_2$를 키우거나, 저항으로 감쇠를 준다. ESR이 지나치게 작은 커패시터가 오히려 날카로운 봉우리를 만든다는 점이 직관과 다르다.

SIMULATOR

PDN 임피던스와 목표 임피던스

전원 전압 V_dd 허용 리플 과도 전류 ΔI_max

용량 C (합계) ESR (유효) ESL (유효, 경로 포함)

목표 임피던스—

가장 높은 반공진 봉우리—

목표 초과 대역—

선택한 계층의 자기 공진—

해볼 것: ① 굵은 선이 다이에서 본 합성 임피던스, 가는 점선이 각 가지(VRM·보드·패키지·온다이)의 임피던스다. 합성 곡선은 대체로 가장 낮은 가지를 따라가지만, 가지가 교차하는 곳에서 봉우리가 솟는다. 붉은 띠는 목표를 넘는 대역이다. ② '온다이'를 고르고 용량을 키우면 100 MHz 부근의 봉우리가 낮아지며 왼쪽으로 간다. ③ '패키지'의 ESL을 줄이면 같은 봉우리가 낮아지며 오른쪽으로 간다. ④ '패키지'의 ESR을 가장 작게 하면 봉우리가 더 날카로워진다. ⑤ 과도 전류를 100 A로 올려 목표선을 내리면 거의 전 대역이 초과한다. (가정: VRM은 R·L 직렬, 각 계층은 C·ESR·ESL 직렬인 집중 정수 가지이고 모두 다이 노드에 병렬로 붙는다고 본 교육용 모델. 슬라이더는 기준값의 0.1~10배를 로그 간격으로 바꾼다. 기준값은 보드 2 mF·1.5 mΩ·100 pH, 패키지 50 µF·0.5 mΩ·5 pH, 온다이 500 nF·0.5 mΩ·0.1 pH, VRM 0.3 mΩ·1.5 nH로 둔 임의의 대표값이다. 실제 PDN은 전원면의 분포 정수와 공간에 따른 차이가 있어 전자기장 해석으로 구한다)

직류에서도 문제가 있다. 수백 A가 흐르면 경로 저항이 100 µΩ만 되어도 수십 mV가 떨어진다. 이 IR 강하(IR drop)를 줄이려고 기판의 전원층을 두껍게 하고 전원 범프를 늘리며, 최근에는 전압 조정기 자체를 패키지 안이나 다이 바로 아래로 옮기는 방식이 연구·적용되고 있다.

신호 무결성. 신호선에서는 배선을 전송선으로 다뤄야 한다. 단위 길이당 인덕턴스와 정전 용량이 특성 임피던스(Characteristic impedance) $Z_0 = \sqrt{L/C}$를 정하고, 임피던스가 바뀌는 곳마다 $\Gamma = (Z_L - Z_0)/(Z_L + Z_0)$만큼 반사가 생긴다. 패키지에서는 범프, 비아, 솔더 볼처럼 모양이 급히 바뀌는 곳이 불연속점이다. 이웃 배선과의 상호 정전 용량·상호 인덕턴스는 크로스토크(Crosstalk)를, 도체의 표피 효과($\propto\sqrt{f}$)와 절연층의 유전 손실($\propto f\tan\delta$)은 감쇠를 만든다. 수십 Gbps급 고속 직렬 신호에서 저손실 빌드업 재료와 매끄러운 구리 표면이 중요해지는 이유다. 기판의 층 구성과 배선 규칙은 9장, 인터포저의 미세 배선은 11장에서 다룬다.

핵심 정리

패키지 설계는 열·기계·전기 세 축의 타협이다. 두께와 재료를 공유하므로 한 축의 개선이 다른 축의 악화로 돌아온다.
접합 온도는 $T_j = T_a + P\,\theta_{ja}$. 열저항은 전도 $t/(kA)$와 대류 $1/(hA)$를 직렬·병렬로 엮어 구한다. θ_jc·θ_jb는 경로가 정해진 열저항이고, Ψ_jt는 윗면 온도에서 T_j를 추정하는 특성 파라미터다.
고분자 재료의 열전도도는 금속의 1/100 이하여서, 수십 µm의 TIM이 mm 두께의 구리보다 큰 열저항을 낸다. 핫스팟은 확산 저항 $1/(4ka)$ 때문에 평균보다 훨씬 뜨겁다.
CTE가 다른 층을 고온에서 붙이면 식으면서 휜다. 곡률은 티모셴코 식으로, 휨은 $w \approx \kappa L^2/8$로 어림한다. 무응력 온도를 경계로 크라이와 스마일이 뒤집히며, 리플로 온도의 휨이 실장 수율을 정한다.
계면 응력은 가장자리와 모서리에 몰린다. 박리, 다이 균열, 솔더 피로가 모두 모서리에서 시작한다. 언더필·리드는 변형을 없애는 것이 아니라 다른 곳으로 옮긴다.
인덕턴스는 $\Delta V = L\,di/dt$의 잡음을 만든다. 와이어는 약 1 nH/mm, 범프는 수십 pH다. PDN은 $Z_{\text{target}} = V_{dd}\cdot\text{리플}/\Delta I$ 아래로 유지해야 하며, 보드·패키지·온다이 커패시터 계층과 그 사이의 반공진을 함께 설계한다.

확인 퀴즈

주변 온도 35 °C에서 80 W를 소비하는 칩의 접합에서 주변까지 열저항이 0.5 K/W다. 접합 온도는?

T_j = T_a + P·θ_ja = 35 + 80 × 0.5 = 75 °C. 온도 상승분 40 °C에 주변 온도를 더해야 한다.

리드형 FCBGA에서 두께 50 µm인 TIM1이 두께 2 mm인 구리 리드보다 큰 열저항을 내는 주된 이유는?

전도 열저항은 t/(kA)다. 구리는 약 400 W/m·K, 고분자 TIM은 3~8 W/m·K여서, 두께가 1/40이어도 열저항은 더 크다. 면적은 TIM1 쪽이 오히려 작다(다이 면적).

실리콘 다이(위)와 유기 기판(아래)을 175 °C에서 평평하게 접합했다. 다른 층이 없다고 볼 때 상온과 리플로 피크(약 250 °C)에서의 모양은?

기판의 CTE가 실리콘보다 크다. 식으면 기판이 더 많이 줄어 기판 쪽이 안쪽이 되므로 가운데가 솟고(크라이), 접합 온도보다 뜨거우면 기판이 더 많이 늘어 반대로 휜다(스마일). 방향이 바뀌는 온도가 무응력 온도다.

전원 전압 0.8 V, 허용 리플 5%, 최대 과도 전류 40 A인 PDN의 목표 임피던스는?

Z_target = 0.8 V × 0.05 / 40 A = 0.04 / 40 = 1 mΩ. 다이에서 본 PDN 임피던스가 관심 주파수 전체에서 이 값보다 낮아야 한다.