Chapter 10

웨이퍼 레벨 패키지와 팬아웃

지금까지의 패키지는 웨이퍼를 잘라 낸 다이를 하나씩 기판이나 리드프레임에 올려 조립했다. 웨이퍼 레벨 패키지(WLP, Wafer Level Package)는 순서를 뒤집는다. 자르기 전, 웨이퍼 상태에서 재배선과 솔더 볼까지 모두 만든 뒤 마지막에 자른다. 기판도 와이어도 없으니 패키지는 다이와 같은 크기가 되고, 가장 얇고 가장 싸다. 그러나 볼을 놓을 자리가 다이 면적으로 묶인다. 이 제약을 풀기 위해 몰딩 컴파운드로 다이 둘레에 새 땅을 만들고 재배선을 그 위로 펼친 것이 팬아웃(Fan-Out)이다. 이 장은 두 구조의 공정 흐름과, 팬아웃을 어렵게 만드는 다이 시프트·휨·패널화 문제를 다룬다.

WLCSP의 공정 순서와, I/O 수·보드 레벨 신뢰성에서 오는 한계를 설명한다.
팬인과 팬아웃에서 놓을 수 있는 볼 수를 다이 크기·볼 피치·패키지 크기로 계산한다.
칩 퍼스트(페이스 다운·페이스 업)와 칩 라스트(RDL 퍼스트)의 흐름과 장단점을 비교한다.
다이 시프트가 비아 랜딩 수율을 떨어뜨리는 원리와 보정 방법을 이해한다.
재구성 웨이퍼의 휨, RDL 미세화의 한계, 패널 레벨 패키지의 이점과 어려움을 설명한다.

자르기 전에 패키징을 끝낸다: WLCSP

전공정을 마친 웨이퍼의 맨 위에는 알루미늄 패드와 패시베이션(SiN)이 있다. 패드는 대개 다이 가장자리에 수십 µm 피치로 늘어서 있어, 그대로는 0.3~0.5 mm 피치의 메인보드에 붙일 수 없다. WLCSP(Wafer Level Chip Scale Package)는 웨이퍼 위에 폴리머 절연층과 구리 재배선(RDL, Redistribution Layer)을 한두 층 올려 가장자리 패드를 다이 면 전체의 격자 위치로 옮기고, 거기에 솔더 볼을 얹는다. 범핑·재배선 공정 자체는 3장에서 다뤘다. 순서는 다음과 같다.

재패시베이션(Repassivation): 폴리이미드(PI)나 PBO를 도포하고 노광해 패드 위만 연다. 무른 폴리머가 솔더 볼의 응력을 받아 주는 완충층이 된다.
RDL: 씨드(Ti/Cu) 스퍼터 → 감광막 패턴 → 구리 전해 도금 → 감광막 제거 → 씨드 식각. 두께 3~10 µm 수준의 구리 선이 패드에서 볼 자리까지 이어진다.
두 번째 절연층과 UBM: 볼 자리만 열고 그 위에 UBM(Under Bump Metallurgy)을 만든다.
솔더 볼 탑재와 리플로: 플럭스를 찍고 지름 0.2~0.3 mm 볼을 스텐실로 떨어뜨린 뒤 녹여 붙인다.
웨이퍼 테스트, 뒷면 연삭·보호 필름, 마킹, 다이싱: 잘라 낸 조각이 곧 완성된 패키지다.

모든 공정이 웨이퍼 단위의 일괄 처리이므로 다이가 작을수록 패키지 하나의 원가가 싸다. 기판과 와이어가 없어 두께는 볼을 포함해 0.4~0.6 mm 수준이고, 배선이 짧아 기생 인덕턴스도 작다. 전력 관리 IC, RF 스위치, 오디오 코덱, 이미지 센서 주변 칩처럼 I/O가 수 개~100여 개인 작은 다이가 대표적인 용도다.

그림 10-1. 팬인과 팬아웃(보드에 실장하는 방향으로 그림). 팬인 WLCSP는 재배선이 패드를 다이 안쪽으로 모으므로 패키지가 다이와 같은 크기다. 팬아웃은 다이 둘레를 몰딩 컴파운드(EMC)로 넓히고 재배선을 다이 바깥까지 펼친다.

첫 번째 한계: 볼을 놓을 자리

볼은 다이 면적 안에만 놓을 수 있다. 한 변이 $a$인 정사각 다이에 피치 $p$의 격자로 볼을 채우면 볼 수의 상한은 다음과 같다.

$$N_{\text{fan-in}} \le \left\lfloor \frac{a}{p} \right\rfloor^{2}$$

$a$는 다이 한 변, $p$는 볼 피치. 5 mm 다이에 0.4 mm 피치면 $12^2 = 144$개가 한계다. 공정 미세화로 같은 회로가 더 작은 다이에 들어가면 $a$는 줄고 필요한 I/O는 그대로이므로, 다이가 줄어들수록 WLCSP로는 볼을 다 놓지 못하는 일이 생긴다. 볼 피치 $p$는 메인보드의 배선 능력이 정하므로 패키지 쪽에서 마음대로 줄일 수 없다.

두 번째 한계: 보드 레벨 신뢰성

WLCSP에서는 실리콘(CTE 약 2.6 ppm/K)이 솔더 볼만을 사이에 두고 메인보드(약 16~18 ppm/K)에 직접 붙는다. 기판이라는 완충층이 없고, 언더필도 보통 쓰지 않는다. 온도가 $\Delta T$만큼 변하면 다이 중심(중립점)에서 $L$만큼 떨어진 볼의 위아래가 서로 어긋나고, 그 전단 변형률은 대략 다음과 같다.

$$\gamma \approx \frac{L\,\Delta\alpha\,\Delta T}{h}$$

$L$은 중립점에서 볼까지의 거리(DNP), $\Delta\alpha$는 CTE 차이, $h$는 접합 높이. $L = 3.5$ mm, $\Delta\alpha = 14$ ppm/K, $\Delta T = 165$ K(−40~125 °C), $h = 0.2$ mm이면 어긋남은 약 8 µm, $\gamma \approx 4\%$다. 솔더 피로 수명은 변형률의 거듭제곱에 반비례하므로(7장의 코핀–맨슨 식) 다이가 커질수록 모서리 볼의 수명이 급격히 짧아진다.

이 때문에 WLCSP는 대체로 한 변 수 mm 이하의 다이에 쓰이고, 그보다 큰 다이는 낙하·온도 사이클 시험(15장)을 통과하기 어려워진다. 폴리머 완충층을 두껍게 하거나, 볼 아래 구리 포스트를 세우거나, 다이 옆면과 뒷면을 얇은 몰딩으로 감싸 치핑을 막는 변형 구조가 이 한계를 조금씩 넓혀 왔다.

팬아웃: 다이 밖으로 재배선을 펼친다

볼 자리가 모자라면 다이를 키우면 되지만, 실리콘 면적은 패키지에서 가장 비싼 자원이다. 팬아웃 WLP(FOWLP, Fan-Out Wafer Level Package)는 실리콘 대신 값싼 에폭시 몰딩 컴파운드(EMC, 8장)로 면적을 늘린다. 테스트를 통과한 다이만 골라 간격을 벌려 다시 늘어놓고 몰딩으로 굳히면, 다이가 EMC 속에 박힌 새 원판이 만들어진다. 이것을 재구성 웨이퍼(Reconstituted wafer)라 부른다. 그 위에 WLCSP와 같은 방식으로 RDL과 볼을 만들면, RDL은 다이 경계를 넘어 EMC 위까지 뻗을 수 있다.

패키지 한 변을 $s$로 넓히면 볼 수의 상한은 $\lfloor s/p \rfloor^2$로 늘어난다. 5 mm 다이를 8 mm 패키지로 만들면 0.4 mm 피치에서 144개가 400개가 된다. 유기 기판을 쓰는 플립칩 CSP(9장)와 비교하면 기판과 범프가 없어 더 얇고 배선이 짧으며, 재배선의 선폭도 기판보다 가늘게 만들 수 있다.

이 구조는 2000년대 후반 Infineon이 eWLB(embedded Wafer Level BGA)라는 이름으로 휴대전화 베이스밴드 칩에 양산 적용하면서 널리 알려졌고, 이후 여러 OSAT가 기술을 도입했다. 2016년에는 TSMC의 InFO(Integrated Fan-Out)가 스마트폰 애플리케이션 프로세서(AP)에 적용되어, 팬아웃이 I/O가 1,000개를 넘는 큰 다이에도 쓰일 수 있음을 보였다.

SIMULATOR

팬인 대 팬아웃: 놓을 수 있는 볼 수

다이 한 변 볼 피치 팬아웃 폭 (한쪽) 필요한 I/O 수

팬인 볼 수—

팬아웃 볼 수—

패키지 한 변—

판정—

해볼 것: ① 다이 5 mm, 피치 0.4 mm에서 팬인은 144개다. 필요한 I/O를 300개로 두고 팬아웃 폭을 늘려 몇 mm부터 가능해지는지 본다. ② 다이를 3 mm로 줄이면(공정 미세화) 팬인 볼 수가 얼마나 급하게 줄어드는지 확인한다. ③ 볼 피치를 0.5 → 0.35 mm로 줄이면 같은 면적의 볼 수가 약 2배가 된다. 다만 피치는 보드의 배선 능력이 정한다. (위에서 본 그림. 볼은 가장자리에서 반 피치 이상 떨어진 정사각 격자에 꽉 채운다고 가정. 전원·접지 볼 비율과 배선 탈출 가능성은 고려하지 않음)

칩 퍼스트와 칩 라스트

팬아웃 공정은 다이와 RDL 중 무엇을 먼저 만드느냐로 나뉜다. 가장 먼저 양산된 방식은 칩 퍼스트 페이스 다운(Chip-first, face-down)이다. 캐리어에 붙인 테이프 위에 다이의 회로 면을 아래로 놓고 몰딩한 뒤, 캐리어를 떼어 드러난 회로 면 위에 RDL을 쌓는다. eWLB가 이 방식이다. 다이의 회로 면과 EMC 면이 테이프라는 같은 평면에 맞춰지므로 따로 평탄화할 필요가 없다.

칩 퍼스트 페이스 업(face-up)은 웨이퍼 단계에서 패드 위에 구리 필러를 미리 세운 다이를 회로 면이 위를 보게 붙이고, 필러까지 덮어 몰딩한 다음 윗면을 연삭해 구리 필러 끝을 드러낸다. 다이 뒷면이 캐리어에 접착되어 있어 몰딩 중 덜 움직이고, 연삭한 면이 평탄해 RDL을 더 가늘게 만들기 좋다. InFO가 이 계열로 알려져 있다.

칩 라스트(Chip-last), 곧 RDL 퍼스트는 캐리어 위에 RDL을 먼저 만들고 검사한 뒤, 마이크로 범프가 달린 다이를 플립칩으로 붙이고 언더필·몰딩을 한다. 아래 흐름에서 두 방식을 단계별로 비교해 보자.

항목	칩 퍼스트 · 페이스 다운	칩 퍼스트 · 페이스 업	칩 라스트 · RDL 퍼스트
다이 접속	RDL 비아가 Al 패드에 직접	RDL 비아가 Cu 필러에	마이크로 범프 플립칩 + 언더필
다이 시프트의 영향	크다. 몰딩 뒤 위치로 노광을 맞춰야 함	중간. 다이가 접착되어 덜 움직임	RDL 노광에는 없음. 본더의 정렬 정밀도가 대신 정함
RDL이 놓이는 면	다이·EMC 경계에 단차가 남기 쉬움	연삭한 평탄면	유리 캐리어 위의 평탄면
RDL 선폭/간격 (대략)	10/10 → 5/5 µm	5/5 → 2/2 µm	2/2 µm 이하까지
RDL 불량 시 손실	양품 다이까지 버림	양품 다이까지 버림	RDL만 버림 (불량 자리에는 다이를 올리지 않음)
공정 수·원가	가장 적다	필러 도금·연삭이 추가	범핑·본딩·언더필이 추가되어 가장 높다
주 용도	베이스밴드, RF, PMIC, 코덱	모바일 AP, 고밀도 단일 다이	다중 다이, 고가의 큰 다이, 고밀도 팬아웃

누가 먼저 만들어지느냐가 손실을 정한다

칩 퍼스트에서는 다이가 먼저 몰딩 속에 묻히므로, 그 뒤 RDL 공정에서 단선·단락이 생기면 멀쩡한 다이(KGD, Known Good Die)를 함께 버린다. RDL 수율이 $Y_{\text{RDL}}$이면 패키지 하나당 평균 $C_{\text{die}}(1 - Y_{\text{RDL}})$만큼의 다이 값을 잃는다. 다이가 싸고 RDL이 한두 층이면 무시할 만하지만, 비싼 다이 여러 개를 RDL 네댓 층에 올린다면 사정이 달라진다. RDL 퍼스트는 RDL을 먼저 검사해 양품 자리에만 다이를 올리므로 이 손실을 피한다. 대신 공정이 길어져 원가가 높다. 수율과 원가의 계산은 15장에서 다시 다룬다.

다이 시프트

칩 퍼스트 공정에서 가장 까다로운 문제는 다이가 놓은 자리에 그대로 있지 않다는 것이다. 피크 앤드 플레이스 장비가 수 µm 정밀도로 다이를 놓아도, 몰딩을 거치면 다이는 설계 위치에서 수 µm에서 수십 µm까지 움직인다. 이것을 다이 시프트(Die shift)라 한다. 원인은 세 가지다.

몰딩 유동: 압축 몰딩에서 녹은 EMC가 퍼지며 다이를 옆으로 민다. 테이프의 점착력이 고온에서 약해져 다이가 미끄러진다.
경화 수축: 에폭시가 가교되며 부피가 줄어 다이를 웨이퍼 중심 쪽으로 끌어당긴다.
열팽창 차이: 몰딩 온도(120~150 °C 수준)에서 캐리어·테이프·EMC가 각자 다르게 늘어난 상태로 굳은 뒤 식는다.

수축과 열팽창에서 오는 성분은 웨이퍼 중심에서 멀수록 커지는 계통적 성분이고, 유동과 장비 오차에서 오는 성분은 다이마다 다른 무작위 성분이다. 간단한 모델로 쓰면 다음과 같다.

$$\vec{\delta}(\vec{r}) \approx -\varepsilon\,\vec{r} + \vec{\delta}_{\text{rand}}, \qquad \text{랜딩 조건: } |\vec{\delta}| \le m = \frac{w_{\text{pad}} - d_{\text{via}}}{2}$$

$\vec r$은 웨이퍼 중심에서 본 다이 위치, $\varepsilon$은 순 수축률(무차원). $\varepsilon = 250$ ppm이면 중심에서 140 mm 떨어진 다이는 35 µm 움직인다. $m$은 정렬 여유로, 패드 폭 $w_{\text{pad}}$과 비아 지름 $d_{\text{via}}$의 차이의 절반이다(노광 장비 자체의 오버레이 오차는 여기서 더 빼야 한다).

그림 10-2. 왼쪽: 경화 수축으로 다이가 웨이퍼 중심 쪽으로 끌려간다(과장해 그림). 오른쪽: 노광기는 설계 좌표에 비아를 뚫으므로, 다이가 정렬 여유보다 많이 움직이면 비아가 패드를 벗어나 접속이 끊기거나 옆 패드와 단락된다.

대응 방법은 크게 세 가지다. 첫째, 수축이 작고 필러 함량이 높은 EMC와 고온 점착력이 좋은 테이프를 쓰고 몰딩 조건을 조정해 시프트 자체를 줄인다. 둘째, 시험 웨이퍼에서 시프트 지도를 측정해 두고 다이를 처음부터 반대 방향으로 어긋나게 놓는 사전 보정(Pre-compensation)을 한다. 계통적 성분은 대부분 지워지지만 무작위 성분은 남는다. 셋째, 몰딩 뒤 다이의 실제 위치를 하나하나 측정하고 그에 맞춰 RDL 패턴을 다이마다 고쳐 그리는 적응형 패터닝(Adaptive patterning)이다. 마스크 없이 레이저로 직접 그리는 노광기(LDI)나 다이 단위로 정렬하는 스테퍼가 필요하다. 미세한 패드 피치일수록 정렬 여유가 작아지므로, 다이 시프트는 칩 퍼스트 방식의 RDL 미세화를 막는 가장 큰 요인이다.

SIMULATOR

다이 시프트 지도와 비아 랜딩 수율

순 수축률 ε 무작위 성분 σ (축당) 정렬 여유 m

최대 변위—

평균 변위—

랜딩 실패 다이—

비아 랜딩 수율—

해볼 것: ① 보정 없음에서 수축률을 250 ppm으로 두면 가장자리 다이가 수십 µm 움직여 바깥쪽부터 빨갛게 된다. 정렬 여유를 늘려(패드를 키워) 수율이 회복되는 지점을 찾는다. ② 사전 보정을 켜면 중심을 향하던 화살표가 거의 사라지고 방향이 제각각인 무작위 성분만 남는다. 이때 수율은 σ와 m의 비가 정한다. ③ 정렬 여유를 3 µm로 줄이고(미세 패드) 세 방식을 비교한다. 적응형 패터닝만 살아남는다. (300 mm 재구성 웨이퍼, 패키지 피치 14 mm. 계통 성분은 중심을 향한 선형 수축, 사전 보정은 그중 85%를 제거, 적응형 패터닝은 측정·노광 잔류 오차 σ = 1 µm만 남는다고 가정한 교육용 모델)

재구성 웨이퍼의 휨과 RDL 미세화

재구성 웨이퍼는 실리콘 조각이 EMC 속에 박힌 복합판이다. EMC의 CTE는 실리카 필러를 85~90 wt%까지 채워도 유리 전이 온도 아래에서 7~10 ppm/K 수준으로 실리콘의 약 3배이고, 유리 전이 온도($T_g$)를 넘으면 몇 배 더 커진다. 게다가 다이는 두께 방향의 한쪽(RDL 쪽)에 치우쳐 있어 위아래가 비대칭이다. 몰딩 온도에서 평평하던 판은 식으면서 EMC가 많은 쪽이 더 줄어들어 휜다. 두 층으로 단순화하면 곡률은 티모셴코의 이중층 식을 따른다.

$$\kappa = \frac{6\,(\alpha_1 - \alpha_2)\,\Delta T\,(1+m)^2}{h\left[\,3(1+m)^2 + (1+mn)\left(m^2 + \dfrac{1}{mn}\right)\right]}, \qquad \delta \approx \frac{\kappa D^2}{8}$$

$m = t_1/t_2$는 두께 비, $n = E_1/E_2$는 탄성 계수 비, $h = t_1 + t_2$는 전체 두께, $D$는 지름, $\delta$는 가운데와 가장자리의 높이 차. $D^2$에 비례하므로 300 mm 웨이퍼에서 1 mm 휨은 곡률 반지름 약 11 m에 해당하는 아주 완만한 곡면이지만, 진공 척에 붙지 않거나 로봇 이송이 막히기에는 충분하다.

휨을 좌우하는 것은 다음 네 가지다. 실리콘 면적 비율(다이 면적 ÷ 패키지 면적)이 높을수록 판 전체의 평균 CTE가 실리콘에 가까워지고 강성이 커진다. EMC의 CTE·탄성 계수·$T_g$·경화 수축률은 필러 함량과 수지 조성으로 조절한다. 두께 방향 대칭은 다이 뒷면 위의 EMC 두께(오버몰드)로 조절한다. 마지막으로, 그 위에 올리는 폴리머 절연층(PI, PBO)은 CTE가 수십 ppm/K로 크고 200 °C 이상에서 경화하면서 수축하므로 RDL 층이 늘 때마다 휨이 달라진다. 실제 공정에서는 캐리어에 붙어 있는 동안에는 평평하다가 디본딩하는 순간 휨이 드러나므로, 공정 단계마다 휨의 방향과 크기를 따로 관리한다. 휨의 일반론은 14장에서 다룬다.

RDL을 얼마나 가늘게 만들 수 있는가

팬아웃 RDL은 3장의 세미 애디티브 공정으로 만든다. 감광성 폴리머로 절연층과 비아를 만들고, 씨드 스퍼터 → 감광막 → 구리 도금 → 씨드 식각으로 배선을 만든다. 선폭/간격(L/S)은 일반 팬아웃에서 10/10~5/5 µm, 고밀도 팬아웃에서 2/2 µm 수준이 양산되고 있고(2020년대 중반 기준), 1/1 µm 이하는 개발 단계의 발표가 이어지고 있다. 층수는 보통 1~3층, 고밀도 제품은 4층 이상이다. 유기 기판의 SAP 배선(9장, 대략 10/10 µm 안팎)보다 가늘고, 실리콘 인터포저의 다마신 배선(1 µm 이하)보다는 굵다. 더 줄이기 어려운 이유는 다음과 같다.

평탄도: 폴리머 절연층은 아래 배선의 굴곡을 그대로 따라 올라온다. CMP 없이 층을 쌓으므로 층이 늘수록 표면이 울퉁불퉁해지고, 휜 웨이퍼 위에서는 노광기의 초점 심도를 벗어나는 영역이 생긴다.
씨드 식각: 도금 뒤 씨드를 습식으로 걷어 낼 때 배선 옆면도 함께 깎인다. 선폭이 2 µm면 한쪽 0.2 µm의 언더컷도 20% 변화다.
정렬: 다이 시프트와 층간 오버레이가 비아 랜드의 최소 크기를 정하고, 랜드가 크면 그 사이로 지나갈 수 있는 배선 수가 줄어든다.
절연 신뢰성: 간격이 좁아지면 폴리머 사이로 구리 이온이 이동해 누설이 생기기 쉽다.

이 한계를 넘기 위해 무기 절연막과 구리 다마신으로 RDL을 만드는 방식도 쓰이는데, 이는 사실상 전공정의 배선 기술(ProcessBook 금속 배선)을 패키지에 가져온 것이다.

패널 레벨 패키지

재구성 웨이퍼가 꼭 둥글어야 할 이유는 없다. 다이를 다시 늘어놓는 것이니 판의 모양은 마음대로 정할 수 있다. 패널 레벨 패키지(PLP, Panel Level Package)는 지름 300 mm 원판 대신 510 × 515 mm나 600 × 600 mm 같은 사각 패널에서 팬아웃 공정을 진행한다. 이점은 두 가지다. 한 번에 처리하는 면적이 몇 배로 늘고, 사각 패키지를 사각 판에 채우므로 가장자리에서 버리는 면적이 줄어든다. 패키지가 클수록 원형 웨이퍼의 가장자리 손실이 커지므로 이 차이도 커진다.

판	면적	300 mm 웨이퍼 대비	유래
300 mm 원형 웨이퍼	약 707 cm²	1배	반도체 전공정·범핑 장비
510 × 515 mm 패널	약 2,627 cm²	약 3.7배	유기 기판(PCB) 공정
600 × 600 mm 패널	3,600 cm²	약 5.1배	기판·디스플레이 공정

SIMULATOR

원형 웨이퍼 대 사각 패널: 몇 개가 놓이는가

패키지 한 변 가장자리 제외 폭

웨이퍼: 개수 · 면적 이용률—

패널: 개수 · 면적 이용률—

개수 비 (패널 ÷ 웨이퍼)—

해볼 것: ① 패키지 5 mm에서는 웨이퍼의 면적 이용률도 높아 개수 비가 면적 비(3.7배 또는 5.1배)와 비슷하다. ② 패키지를 40~60 mm로 키우면 원형 웨이퍼는 가장자리에서 큰 면적을 버려 이용률이 뚝 떨어지고, 개수 비가 면적 비보다 훨씬 커진다. 큰 패키지일수록 패널이 유리한 이유다. ③ 패널에서도 한 변이 패키지 피치의 정수배에서 조금 모자라면 한 줄이 통째로 빠진다. 크기를 조금씩 바꾸며 이용률이 톱니처럼 오르내리는 것을 본다. (두 그림은 같은 축척. 절단 폭 0.2 mm, 격자 배치, 웨이퍼는 격자 원점 네 가지 중 최선을 선택. 수율과 공정 원가는 고려하지 않음)

그런데도 패널 공정이 웨이퍼 공정을 바로 대체하지 못하는 이유는 다음과 같다.

균일도: 원판은 돌리면서 도포·도금·식각을 하면 회전 대칭으로 고르게 만들 수 있다. 사각 패널은 스핀 코팅이 어려워 슬릿 코팅이나 필름 라미네이션을 쓰고, 모서리와 가운데의 도금 두께 차이를 따로 잡아야 한다.
휨과 취급: 휨은 길이의 제곱에 비례한다. 대각선이 700~850 mm인 얇은 판은 같은 곡률에서도 웨이퍼보다 몇 배 크게 휘고, 자기 무게로도 처진다.
다이 시프트와 노광: 중심에서 가장 먼 다이까지의 거리가 길어져 시프트가 커진다. 넓은 면적을 미세 선폭으로 노광하려면 패널을 여러 구역으로 나누어 구역마다 따로 정렬해야 한다.
표준과 가동률: 웨이퍼는 SEMI 규격으로 크기가 통일되어 장비·운반 용기가 호환되지만 패널은 회사마다 크기가 달랐다. 또 패널 한 장이 웨이퍼 몇 장 몫이므로, 물량이 충분하지 않으면 라인이 비어 원가 이점이 사라진다.

그래서 패널 레벨 팬아웃은 RDL이 굵고 물량이 많은 전력 반도체·PMIC·RF 부품에서 먼저 자리를 잡았고, 2018년에는 스마트워치용 프로세서에 적용된 사례가 공개되었다. 최근에는 AI 가속기용 패키지가 100 mm 가까이 커지면서, 웨이퍼 한 장에 몇 개밖에 놓이지 않는 큰 인터포저를 패널에서 만들려는 시도가 이어지고 있다(11장).

팬아웃 PoP와 고밀도 팬아웃

스마트폰에서는 AP 위에 모바일 DRAM 패키지를 쌓는 PoP(Package on Package, 9장) 구조를 쓴다. 위 패키지와 메인보드를 잇는 신호는 아래 패키지를 수직으로 통과해야 한다. 팬아웃에서는 다이 둘레의 EMC 영역이 그 통로가 된다. 방법은 두 가지다. 몰딩한 뒤 레이저로 EMC에 구멍을 뚫어 솔더나 구리로 채우는 TMV(Through Mold Via)와, 몰딩하기 전에 캐리어 위에 높이 100~200 µm 수준의 수직 구리 포스트를 도금으로 세워 두고 다이와 함께 몰딩한 뒤 연삭으로 끝을 드러내는 방법이다. 뒤쪽이 피치를 더 좁게 만들 수 있고, InFO 계열의 PoP가 이 방식이다. 필요하면 뒷면에도 RDL을 한 층 만들어 위 패키지의 볼 배치를 맞춘다.

그림 10-3. 팬아웃 PoP. 아래 패키지는 기판 없이 RDL만으로 AP 다이를 보드에 잇고, 팬아웃 영역에 세운 구리 포스트가 위의 메모리 패키지로 가는 수직 통로가 된다. 유기 기판이 빠진 만큼 전체 두께가 줄고, AP 뒷면과 메모리 사이의 열 경로도 짧아진다.

RDL을 2/2 µm 수준으로 가늘게, 여러 층으로 만들 수 있게 되면서 팬아웃은 다이 하나를 감싸는 패키지를 넘어 여러 다이를 서로 잇는 기판 역할로 넓어졌다. 로직과 메모리, 또는 여러 칩렛을 RDL 위에 나란히 올리고 그 전체를 다시 유기 기판에 올리는 구조는 실리콘 인터포저를 쓰는 2.5D 패키지와 기능이 같다. 이 지점에서 고밀도 팬아웃과 2.5D의 경계는 흐려진다. RDL만으로 이루어진 유기 인터포저, 다이 사이의 조밀한 구간에만 실리콘 조각을 묻는 브리지 구조는 11장에서 이어서 다룬다.

어느 것을 고를 것인가

I/O가 적고 다이가 작으면 WLCSP가 가장 싸고 얇다. 다이가 작아져 볼 자리가 모자라거나, 다이가 커서 보드 레벨 신뢰성이 걱정되면 칩 퍼스트 팬아웃이 다음 선택이다. I/O가 1,000개를 넘거나 다이가 여럿이고 비싸면 RDL 퍼스트나 2.5D로 넘어간다. 물량이 아주 많고 RDL이 굵어도 되면 패널을 검토한다. 실제 선택은 16장 실험실에서 직접 비교해 볼 수 있다.

핵심 정리

WLCSP는 웨이퍼 상태에서 재패시베이션 → RDL → UBM → 솔더 볼을 만든 뒤 자른다. 패키지 크기는 다이 크기와 같다.
팬인의 볼 수는 $\lfloor a/p \rfloor^2$로 묶이고, 실리콘과 보드의 CTE 차이를 볼만으로 감당하므로 다이가 클수록 솔더 피로에 불리하다.
팬아웃은 KGD를 재배치해 EMC로 굳힌 재구성 웨이퍼 위에 RDL을 만들어, 다이 바깥의 EMC 영역까지 볼을 놓는다.
칩 퍼스트는 공정이 짧고 싸지만 다이 시프트와 KGD 손실을 안고 간다. RDL 퍼스트는 미세 RDL과 양품 선별에 유리하지만 범핑·본딩·언더필이 추가된다.
다이 시프트는 중심에서 멀수록 큰 계통 성분과 다이마다 다른 무작위 성분으로 이루어진다. 사전 보정은 앞의 것을, 적응형 패터닝은 둘 다를 줄인다.
재구성 웨이퍼의 휨은 EMC와 실리콘의 CTE 차이, 실리콘 면적 비율, 두께 대칭이 정한다. 패널은 면적 이용률과 원가에서 유리하지만 균일도·휨·표준화가 과제다.

확인 퀴즈

한 변 4 mm인 다이를 볼 피치 0.4 mm의 WLCSP로 만들 때 놓을 수 있는 볼 수의 상한은? 같은 다이를 6 mm 팬아웃 패키지로 만들면?

팬인은 (4 / 0.4)² = 10² = 100개, 팬아웃은 (6 / 0.4)² = 15² = 225개다. 한 변을 1.5배로 넓히면 볼 수는 2.25배가 된다.

칩 퍼스트 페이스 다운 팬아웃의 공정 순서로 옳은 것은?

다이를 먼저 놓고 몰딩해 재구성 웨이퍼를 만든 다음, 캐리어를 떼어 드러난 회로 면 위에 RDL을 쌓는다. 첫 번째 보기는 칩 라스트(RDL 퍼스트)의 순서다.

순 수축률이 200 ppm일 때, 웨이퍼 중심에서 100 mm 떨어진 다이의 계통적 시프트는? 패드 폭 40 µm, 비아 지름 20 µm라면 보정 없이 비아가 패드에 내려앉는가?

200 × 10⁻⁶ × 100 mm = 20 µm. 정렬 여유는 (40 − 20) / 2 = 10 µm이므로 시프트가 여유의 두 배다. 사전 보정이나 적응형 패터닝이 필요하다.

패키지가 클수록 사각 패널이 원형 웨이퍼보다 유리해지는 주된 이유는?

원형 웨이퍼는 가장자리의 반달 모양 영역을 쓰지 못하고, 패키지가 클수록 그 손실 비율이 커진다. 반대로 균일도·휨·다이 시프트·미세 노광은 패널에서 오히려 더 어렵다.