Chapter 16

패키지 실험실

앞선 장들은 범프, 와이어, 몰드, 기판을 하나씩 따로 다루었다. 실제 패키지 설계는 이것들을 한꺼번에 저울질하는 일이다. 다이가 얼마나 큰가, 신호가 몇 개인가, 열이 얼마나 나는가에 따라 쓸 수 있는 접속 방식과 패키지 형태가 정해지고, 그 선택이 다시 크기·두께·온도·원가를 정한다. 이 장은 읽는 장이 아니라 직접 설계해 보는 장이다.

다이 크기·I/O 수·전력을 넣고 접속 방식과 패키지 형태를 골라 단면과 볼 배치, 열저항, 원가 지수를 비교한다.
설계 규칙 검사가 내는 경고를 읽고, 각 규칙이 앞 장의 어떤 원리에서 나오는지 연결한다.
조립 공정의 순서가 왜 그렇게 정해졌는지 게임으로 확인하고, 적층 수에 따른 높이와 수율의 변화를 계산한다.

실험실이 계산하는 것

이 장의 도구는 상용 설계 툴이 아니라 손계산 수준의 해석식을 묶은 것이다. 패키지 엔지니어가 회의실 칠판에서 "이 칩은 와이어로 되나, 플립칩으로 가야 하나"를 어림할 때 쓰는 식과 같다. 핵심은 세 가지 셈이다.

첫째, I/O를 놓을 자리. 와이어 본딩은 패드를 다이 둘레에만 놓으므로 수용할 수 있는 I/O 수가 다이 한 변의 길이에 비례한다. 플립칩 범프와 솔더 볼은 면 전체에 놓으므로 한 변의 제곱에 비례한다.

$$N_{\text{둘레}} \approx \frac{2(a+b)}{p}, \qquad N_{\text{면}} \approx \left\lfloor \frac{a}{p} \right\rfloor \left\lfloor \frac{b}{p} \right\rfloor$$

$a, b$: 다이(또는 패키지)의 가로·세로, $p$: 패드·범프·볼의 피치. 5 × 5 mm 다이에 60 µm 피치로 패드를 두르면 약 320개, 150 µm 피치 범프를 면에 깔면 약 1,090개다.

둘째, 열이 빠져나가는 길. 접합에서 나온 열은 위쪽(몰드나 리드, 히트싱크)과 아래쪽(다이 어태치나 범프, 기판, 볼, 보드) 두 길로 흐른다. 각 길은 층별 열저항 $t/(kA)$의 직렬 합이고 두 길은 병렬이다. 자세한 내용은 14장에서 다루었다.

$$\theta_{ja} = \left( \frac{1}{\theta_{\text{위}}} + \frac{1}{\theta_{\text{아래}}} \right)^{-1}, \qquad T_j = T_a + P\,\theta_{ja}$$

셋째, 원가. 기판이나 재배선층의 면적 × 층수, 와이어 수나 범핑 면적, 몰드·언더필·리드, 볼 수에 각각 가중치를 곱해 더하고, 전력 관리 IC용 QFN 프리셋을 1로 놓은 상대 지수로 보여 준다.

항목	실험실의 가정	근거가 되는 장
와이어 본딩 패드	둘레 한 줄 배열, 최소 피치 약 35 µm, 60 µm 이상이면 여유. 와이어 인덕턴스 약 1 nH/mm	6장
솔더 범프	면 배열, 최소 피치 약 130 µm	3장, 7장
구리 필러	면 배열, 최소 피치 약 40 µm. 유기 기판에 직접 올릴 때는 약 90 µm 안팎부터 주의	3장, 11장
QFN	리드는 둘레에만, 본체 한 변 약 12 mm 이하. 다이 밑 노출 패드로 방열	9장
BGA 볼	패키지 바닥 전체에 격자 배열, 볼 높이는 피치의 절반	9장
WLCSP	패키지 = 다이. 볼이 모두 다이 아래에 있어야 하고 다이 한 변 약 7 mm부터 보드 신뢰성 주의	10장
팬아웃	다이 둘레를 몰드로 넓혀 볼 자리를 만든다. 한 변 약 25 mm 이하	10장
보드 방열	JEDEC 4층 시험 보드 수준, $\theta_{\text{보드}} \approx 5 + 130/\sqrt{A_{\text{패키지}}}$ K/W(면적은 mm²)의 경험식	14장

교육용 어림 모델이다

여기서 나오는 열저항, 인덕턴스, 원가 지수는 경향을 보여 주는 대략값이다. 실제 설계에서는 유한 요소 해석으로 열과 휨을 풀고, 기판 배선을 직접 그려 층수를 정하며, 전원·접지에 I/O의 절반 이상을 쓰기도 한다. 최소 피치 같은 한계값도 회사와 연도에 따라 다르다. 숫자 자체보다 "무엇을 바꾸면 어느 쪽으로 움직이는가"를 보자.

패키지를 고르는 순서

패키지 선택은 대개 아래 그림의 순서로 좁혀진다. 먼저 I/O가 다이 둘레에 한 줄로 들어가는지 본다. 들어가면 가장 싸고 성숙한 와이어 본딩을 쓴다. 들어가지 않으면 면 배열로 가야 하고, 그때는 볼이 다이 아래에 다 들어가는지가 다음 갈림길이다. 다 들어가면 다이 자체가 패키지인 WLCSP, 넘치면 면적을 넓혀 주는 팬아웃이나 기판이 필요하다. 마지막으로 전력이 크면 금속 리드와 히트싱크를 얹을 수 있는 FCBGA가 남는다.

그림 16-1. 패키지 형태를 좁혀 가는 판단 흐름. 실제로는 두께 제한, 고속 신호, 보드 신뢰성, 공급망과 원가가 함께 고려되며 경계값은 기술 세대에 따라 움직인다.

아래 설계기의 설계 규칙 검사는 이 흐름도의 갈림길을 수치로 확인해 준다. 규칙마다 해당 원리를 설명한 장으로 가는 링크가 붙어 있다.

패키지 설계기

사용법. ① 프리셋 하나를 눌러 출발점을 정한다. ② 다이 크기, I/O 수, 전력을 바꾼다. I/O 수와 전력은 범위가 넓어 로그 눈금이다. ③ 접속 방식과 패키지 형태를 고른다. 서로 맞지 않는 조합(예: 와이어 본딩 + FCBGA)을 고르면 다른 쪽이 자동으로 따라 바뀐다. WLCSP와 팬아웃은 범프나 와이어 없이 재배선층(RDL)이 다이 패드에 직접 닿으므로 접속 방식 선택이 쓰이지 않는다. ④ 단면과 볼 배치, 수치, 규칙 검사를 본다. ⑤ 비교 표에 담기로 여러 설계를 나란히 놓는다.

SANDBOX

패키지 설계기

프리셋

다이 가로 다이 세로 다이 두께 I/O 수 소비 전력

접속 방식

패키지 형태

볼(리드) 피치

방열 조건

주변 온도

패키지 크기—

패키지 / 다이 면적—

필요한 패드·범프 피치—

수용 가능한 최대 I/O—

볼 수—

패키지 두께—

열저항 θ_ja—

접합 온도 T_j—

접속 인덕턴스(1개)—

상대 원가 지수—

종합 판정—

해볼 것: ① 서버 CPU 프리셋에서 방열 조건을 자연 대류로 바꿔 T_j를 본다. ② 블루투스 SoC 프리셋에서 I/O 수를 올려 WLCSP 규칙이 깨지는 지점을 찾는다. ③ DRAM 프리셋에서 다이 두께를 바꿔 패키지 두께가 따라 움직이는지 본다. (가정: 단면은 가로 방향으로 자른 모습이고 세로는 과장했다. 볼과 범프는 그릴 수 있는 만큼 대표 개수만 그린다. 열저항은 층별 t/(kA) 직렬 합과 위·아래 병렬, 자연 대류 h ≈ 12 W/m²K, 히트싱크+팬은 접촉 면적 기준 유효 h ≈ 3000 W/m²K, 보드는 본문 표의 경험식. 인덕턴스는 와이어 1 nH/mm, 범프 0.03~0.05 nH, RDL 0.6 nH/mm. 전원 와이어 전류는 1 V 전원에 I/O의 1/4이 전원선이라고 본 값. 배선층 수는 I/O 수로 어림한다. 모든 수치는 경향을 보이기 위한 교육용 대략값이다.)

비교 표

현재 설계를 최대 5개까지 담아 나란히 비교한다. 같은 칩을 다른 패키지에 넣었을 때 무엇이 좋아지고 무엇이 나빠지는지 보기 좋다.

설계	다이 · I/O · 전력	패키지 (mm)	면적 비	두께	θ_ja	T_j	L	원가	판정
아직 담은 설계가 없다. 위의 "비교 표에 담기"를 누른다.

실험 과제

와이어 본딩의 한계. 10 × 10 mm 다이에 I/O 2,000개를 와이어 본딩으로 연결해 보자. 어떤 규칙이 깨지는가? 다이를 몇 mm까지 키워야 통과하는가? I/O 때문에 다이를 키우는 상황을 패드 제한(pad-limited) 설계라고 한다. 접속 방식을 솔더 범프로 바꾸면 필요한 피치가 어떻게 달라지는지도 확인하자. 원리는 6장과 7장.
WLCSP와 팬아웃. 3 × 3 mm 다이, I/O 80개, 볼 피치 0.4 mm를 WLCSP로 만들어 보자. 볼이 모자라면 ⓐ 볼 피치를 줄이는 방법과 ⓑ 팬아웃으로 바꾸는 방법을 각각 비교 표에 담아 크기·두께·원가를 비교한다. 볼 피치를 줄이면 무엇이 대신 어려워지는가? (10장)
같은 칩, 다른 방열. 서버 CPU 프리셋에서 히트싱크를 떼어 보고, 반대로 모바일 AP 프리셋에 히트싱크를 붙여 보자. 열이 주로 위로 빠지는 패키지와 아래(보드)로 빠지는 패키지를 구분할 수 있는가? (14장)
QFN은 어디까지. 전력 관리 IC 프리셋에서 I/O 수만 올려 가자. 본체가 몇 mm에서 한계에 닿는가? 같은 I/O를 와이어 본드 BGA로 바꾸면 크기가 얼마나 줄어드는가? 둘레 배열과 면 배열의 차이다. (9장)
전원을 와이어로 줄 수 있는가. 8 × 8 mm 다이, I/O 400개, 와이어 본드 BGA에서 전력을 1 W에서 100 W까지 올려 보자. 열 규칙보다 먼저 깨지는 전기 규칙이 있는가? 고성능 프로세서가 일찍부터 플립칩을 쓴 이유를 설명해 보자.
가장 싼 합격 설계. 6 × 6 mm 다이, I/O 300개, 3 W, 주변 45 °C라는 조건을 만족하면서(판정이 "가능") 원가 지수가 가장 낮은 조합을 찾아보자. 그 설계의 두께는 얼마인가? 두께를 1.0 mm 이하로 묶으면 답이 바뀌는가?

조립 순서 맞추기

패키지 조립은 순서가 바뀌면 성립하지 않는 공정의 사슬이다. 와이어를 걸기 전에 몰드를 씌울 수 없고, 범프를 붙이기 전에 다이를 뒤집을 수 없다. 아래 게임에서 흐름을 하나 고르고, 섞여 있는 공정 카드를 올바른 순서대로 누른다. 맞으면 단면이 한 단계 완성되고, 틀리면 그 공정이 아직 올 수 없는 이유가 나온다. 세 흐름을 모두 실수 없이 끝내는 것이 목표다.

GAME

조립 순서 맞추기

진행—

틀린 횟수—

현재 상태—

해볼 것: ① 와이어 본드 BGA에서 몰딩과 볼 어태치 중 무엇이 먼저인지, 그 이유가 무엇인지 확인한다. ② 플립칩 BGA에서 범핑이 백그라인딩보다 앞에 오는 이유를 읽는다. ③ 팬아웃에서 RDL이 몰딩 뒤에 오는 것(칩 퍼스트)을 확인하고, 10장의 RDL 퍼스트 흐름과 비교한다. (단면은 개념도이며 축척이 아니다. 마킹, 경화, 세정, 검사 같은 중간 단계는 생략했다. 팬아웃은 실제로는 캐리어를 뗀 뒤 뒤집어 위에서 RDL을 만들지만 그림은 방향을 그대로 두었다.)

순서를 정하는 세 가지 원칙

첫째, 여럿을 한꺼번에 처리할 수 있는 공정은 자르기 전에 한다. 백그라인딩과 범핑은 웨이퍼 단위로, 몰딩과 볼 어태치는 스트립이나 재구성 웨이퍼 단위로 한다. 둘째, 접근해야 하는 면이 가려지기 전에 한다. 와이어는 몰드 전에, 언더필은 리드 전에. 셋째, 약한 구조는 보호된 뒤에 힘이나 열을 받게 한다. 검사는 그 모든 것이 끝난 뒤에 온다(15장).

적층 높이와 수율 계산기

메모리는 같은 다이를 여러 장 쌓아 용량을 늘린다. 쌓을수록 두 가지가 문제 된다. 하나는 높이다. 패키지 높이는 규격이나 세트 설계로 묶여 있으므로 단수를 늘리려면 다이와 접착층을 그만큼 얇게 해야 한다(2장). 다른 하나는 수율이다. 한 장이라도 불량이거나 한 번이라도 접합에 실패하면 적층체 전체를 버리게 되므로 수율이 단수의 거듭제곱으로 떨어진다(15장).

$$H = n\,(t_{\text{다이}} + t_{\text{틈}}), \qquad Y_{\text{적층}} = \left( Y_{\text{다이}} \cdot Y_{\text{접합}} \right)^{n}$$

$n$: 적층 수, $t_{\text{틈}}$: 와이어 본드 적층에서는 DAF 두께, TSV 적층에서는 마이크로 범프와 충전재가 차지하는 틈. $Y_{\text{다이}}$: 쌓기 전 다이가 양품일 확률(KGD 수준), $Y_{\text{접합}}$: 한 단을 쌓는 공정이 성공할 확률.

SIMULATOR

적층 메모리 높이·수율 계산기

적층 수 n 다이 두께 층 사이 틈 다이 수율 Y_다이 단당 접합 수율 허용 패키지 높이

적층체 높이—

패키지 높이(볼 제외)—

적층 수율—

양품 1개당 소모 다이—

해볼 것: ① 허용 높이 1.0 mm에서 16단을 쌓으려면 다이 두께와 틈을 얼마까지 줄여야 하는가. ② 다이 수율 99 %, 접합 수율 99.5 %로 8단과 16단, 32단의 적층 수율을 비교한다. ③ 다이 수율을 100 %로 올려(완전한 KGD) 그래프의 두 곡선이 겹치는 것을 본다. (가정: 패키지 높이 = 기판·베이스 0.13 mm + 적층체 + 윗면 여유(와이어 본드 0.15 mm, TSV 0.05 mm). 모든 다이와 접합의 불량은 서로 독립이고 수리·재작업은 없다고 보았다. 실제 제품은 적층 전 검사와 여분 회로로 손실을 줄인다.)

와이어 본드 적층은 다이를 계단처럼 조금씩 밀어 쌓아 패드를 드러내고 와이어로 기판에 잇는다. TSV 적층은 다이를 수직으로 정렬하고 실리콘을 뚫은 구리 기둥과 마이크로 범프로 잇는다(12장, 13장). 계산기의 식은 두 방식에서 같지만, TSV 적층은 층 사이 틈을 얼마나 줄일 수 있는가가 단수를 정하는 핵심이고, 범프 틈을 아예 없애는 하이브리드 본딩이 주목받는 이유도 여기에 있다.

핵심 정리

둘레 배열의 I/O 수는 한 변의 길이에, 면 배열은 한 변의 제곱에 비례한다. I/O가 많아질수록 와이어 본딩에서 플립칩으로, QFN에서 BGA로 넘어가는 이유다.
WLCSP는 볼이 모두 다이 아래에 들어갈 때만 성립한다. I/O가 넘치면 팬아웃이나 기판으로 면적을 넓혀야 하고, 다이가 커지면 보드와의 열팽창 차이가 솔더 접합 수명을 줄인다.
접합 온도는 $T_j = T_a + P\,\theta_{ja}$로 정해진다. 전력이 작은 패키지는 열이 주로 보드로 빠지고, 전력이 큰 패키지는 리드와 히트싱크로 위쪽 길을 열어야 한다.
와이어는 길이에 비례하는 인덕턴스(약 1 nH/mm)와 전류 한계 때문에 고속·대전류 칩에 불리하고, 범프는 짧고 많아 전원 공급에 유리하다.
조립 순서는 "한꺼번에 처리할 것은 자르기 전에, 가려지기 전에 접근하고, 보호된 뒤에 힘을 준다"는 원칙으로 설명된다.
적층 수율은 단수의 거듭제곱으로 떨어진다. 그래서 쌓기 전에 양품을 골라내는 KGD 검사와 단당 접합 수율이 적층 제품의 원가를 좌우한다.

확인 퀴즈

다이 크기는 그대로 두고 I/O 수만 4배로 늘려야 한다. 와이어 본딩(둘레 한 줄)과 플립칩(면 배열)에서 필요한 피치는 각각 어떻게 되는가?

둘레 배열은 N ≈ 2(a+b)/p이므로 피치가 N에 반비례한다. 면 배열은 N ≈ (a/p)²이므로 피치가 √N에 반비례한다. I/O가 늘어날 때 면 배열이 훨씬 덜 조여진다.

3 × 3 mm 다이를 볼 피치 0.4 mm의 WLCSP로 만들 때 놓을 수 있는 볼은 최대 몇 개 정도인가?

한 변에 ⌊3 / 0.4⌋ = 7개가 들어가므로 7 × 7 = 49개다. I/O가 이보다 많으면 볼 피치를 줄이거나, 몰드로 면적을 넓히는 팬아웃을 써야 한다.

다이 수율 99 %, 단당 접합 수율 99 %인 공정으로 16단을 쌓으면 적층 수율은 대략 얼마인가?

(0.99 × 0.99)¹⁶ = 0.99³² ≈ 0.72다. 각 단계의 수율이 높아 보여도 거듭제곱으로 쌓이면 손실이 커진다.