Chapter 02

재료: 밴드갭과 임계 전계

1,200 V를 버티는 실리콘 MOSFET을 만들 수는 있다. 다만 드리프트층이 80 µm로 두껍고 도핑은 10¹⁴ cm⁻³대로 묽어, 같은 칩 면적에서 온저항이 SiC보다 수백 배 크다. 그래서 1,200 V급 실리콘은 IGBT라는 바이폴라 소자로 넘어갔다. 4H-SiC는 같은 내압을 10 µm 드리프트층으로 해낸다. 차이를 만드는 것은 단 하나, 재료가 견디는 임계 전계다. 이 장은 밴드갭이 임계 전계를 정하고, 임계 전계의 세제곱이 온저항 한계를 정하는 사슬을 따라가며, 고온·열전도·결정 구조·기판·결함·가격까지 "어떤 재료로 스위치를 만들 것인가"의 저울을 하나씩 계산한다.

밴드갭이 넓을수록 충돌 이온화에 필요한 전계가 커지는 이유를 설명하고, 이온화 적분으로 $E_c$ 를 도핑의 함수로 계산할 수 있다.
삼각형 전계 모델에서 $W = 2BV/E_c$ , $N_D = \varepsilon E_c^2/(2qBV)$ 를 유도하고 바리가 단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon\mu E_c^3)$ 로 Si·SiC·GaN·Ga₂O₃·다이아몬드를 비교할 수 있다.
진성 캐리어 밀도와 열전도로 고온 동작 한계를 판단하고, 4H-SiC 폴리타입·이방성, GaN 이종 에피의 응력, 웨이퍼 결함 밀도가 소자 원가에 주는 영향을 정량적으로 말할 수 있다.

왜 넓은 밴드갭인가

전력 스위치가 꺼져 있을 때 하는 일은 단 하나, 수백~수천 볼트를 공핍층 하나로 버티는 것이다. 공핍층 안의 전계는 이온화된 도너가 만들고(포아송 식), 전계가 어느 값을 넘으면 전자가 격자와 부딪혀 새 전자-정공 쌍을 만드는 충돌 이온화(impact ionization)가 사태처럼 번져 애벌런치 항복이 온다. 그 문턱 전계가 임계 전계(critical electric field) $E_c$ 다. 새 쌍을 만들려면 전자가 적어도 밴드갭만큼의 에너지를 넘겨줘야 하므로, 밴드갭이 넓은 재료일수록 $E_c$ 가 크다. 실리콘의 1.12 eV에 비해 3 eV 이상인 재료를 넓은 밴드갭(wide bandgap, WBG), 4.5 eV 이상을 초광대역 밴드갭(ultra-wide bandgap, UWBG)이라 부른다.

그림 2-1. 다섯 재료의 밴드갭(위 막대 = 전도대 바닥, 아래 띠 = 가전자대 꼭대기). 밴드갭이 3배 넓어지면 임계 전계는 약 8배, 다섯 배 가까이 넓어지면 30배 이상 커진다. Si4H-SiCGaN

밴드갭이 주는 이득은 항복만이 아니다. 진성 캐리어가 적어 고온에서도 누설이 작고, 원자 결합이 강해 대체로 열전도도가 높고(GaN·Ga₂O₃는 예외), 포화 속도가 크다. 대가도 있다. 결정이 단단하고 녹는점이 높거나(SiC는 녹지 않고 승화) 같은 기판이 없어 웨이퍼가 비싸고 결함이 많으며, 산화막 계면과 p형 도핑이 어렵다. 아래 표는 이 장 전체가 쓰는 교육용 대표값이다(실온).

재료	$E_g$ (eV)	$E_c$ (MV/cm)	전자 이동도 (cm²/V·s)	$\varepsilon_r$	열전도 (W/cm·K)	포화 속도 (cm/s)
Si	1.12	약 0.3	1350	11.7	1.5	1×10⁷
4H-SiC	3.26	약 2.5 (2–3)	약 950 (c축, 벌크)	9.7	약 3.7 (3.3–4.9)	2×10⁷
GaN	3.39	약 3.3	약 1200 (벌크), 약 2000 (2DEG)	9.0	약 1.3 (GaN-on-Si 실효), 2.3 (벌크)	2.5×10⁷
β-Ga₂O₃	4.8	약 8 (이론)	약 200	10	0.1–0.27	약 2×10⁷
다이아몬드	5.47	약 10	약 2000	5.7	약 22	약 2.7×10⁷

pn 접합의 공핍층과 포아송 식은 DeviceBook pn 접합에, 전력 소자 전체의 개관은 전력 소자에 있다. 이 책의 1장 전력 반도체의 지도는 이 재료들이 전압·주파수 지도의 어디를 차지하는지 보여 준다.

밴드갭과 임계 전계

전계 $E$ 안에서 전자는 평균 자유 행로 $\lambda$ 를 달리는 동안 $qE\lambda$ 의 에너지를 얻고, 포논을 내놓으며 잃는다. 전자의 운동 에너지가 이온화 문턱 $\mathcal{E}_{th}$ (대략 $1.5E_g$ 안팎)을 넘는 일이 잦아지면 이온화가 시작된다. 밴드갭이 넓으면 문턱이 높고, 강한 결합 탓에 포논 에너지도 커서 전자가 에너지를 더 빨리 잃는다. 두 효과가 겹쳐 $E_c$ 는 $E_g$ 보다 빠르게, 대략 제곱으로 자란다.

그림 2-2. 충돌 이온화. 전계가 밴드를 기울이고, 전자는 내리막을 달리며 운동 에너지를 쌓다가 밴드갭 이상을 넘겨줄 수 있을 때 새 전자-정공 쌍을 만든다. 밴드갭이 넓으면 같은 거리에서 더 많은 에너지를 얻어야 하므로 기울기(전계)가 커야 한다. 전자정공

이온화 계수 $\alpha$ (전자 하나가 단위 길이당 만드는 쌍의 수)는 전계에 매우 가파르게 의존한다. 바리가는 계산을 손으로 할 수 있도록 7제곱 근사(Fulop형)를 썼다.

\alpha(E) = A\,E^7,\qquad A_{\text{Si}} = 1.8\times10^{-35},\quad A_{\text{4H-SiC}} = 3.9\times10^{-42}\ \ (\text{cm}^{-1},\ E\ \text{in V/cm})

평행 평면 비펀치스루 접합의 전계는 꼭짓점

E_p

에서 선형으로 줄어드는 삼각형

E(x) = E_p(1 - x/W)

이고,

W = \varepsilon_s E_p/(qN_D)

다. 항복 조건은 이온화 적분이 1이 되는 것이다.

\int_0^W \alpha\,dx = \frac{A E_p^7 W}{8} = 1 \;\Rightarrow\; E_c = \left(\frac{8qN_D}{A\,\varepsilon_s}\right)^{1/8},\qquad BV = \frac{\varepsilon_s E_c^2}{2qN_D}

E_c

는 도핑의 1/8제곱으로만 변하므로 도핑이 1000배 바뀌어도 2.4배에 그친다. 그래서 "재료의 임계 전계"를 한 숫자로 말해도 크게 틀리지 않는다. Si는

N_D = 10^{15}

cm⁻³에서

E_c \approx 0.30

MV/cm(BV ≈ 300 V), 4H-SiC는

10^{16}

cm⁻³에서 약 2.8 MV/cm다. 정밀 계산은 체이노웨스 식

\alpha = a\,e^{-b/E}

과 전자·정공 계수를 따로 쓴다(3장).

SIMULATOR

이온화 계수와 임계 전계: 도핑과 밴드갭

그래프

드리프트 도핑 N_D 멱법칙 맞춤선

Si E_c / BV—

4H-SiC E_c / BV—

같은 N_D에서 BV 비 (SiC/Si)—

맞춤 E_c = a·E_gⁿ—

α(E) 그래프의 세로선은 이온화 적분 = 1이 되는 꼭짓점 전계다. 해볼 것: ① N_D를 10¹⁴에서 10¹⁷로 1000배 올려도 E_c는 2.4배만 오른다. ② 같은 N_D에서 SiC의 BV는 Si의 약 40배 — (E_c 비 ≈ 7)² × (ε 비 0.83). ③ E_c–E_g 그래프에서 다섯 재료를 지나는 멱법칙 기울기는 약 2.2. Ga₂O₃·다이아몬드의 E_c는 아직 소자로 다 확인되지 않은 이론값이라 점이 위로 벗어난다.

표의 다섯 점에 $\ln E_c = \ln a + n\ln E_g$ 를 최소제곱으로 맞추면 $n \approx 2.2$ , 곧 $E_c \approx 0.22\,E_g^{2.2}$ MV/cm다. 간단히 " $E_c \propto E_g^2$ "로 기억한다. 밴드갭 세 배는 임계 전계 약 열 배다. 다음 절에서 보듯 온저항은 $E_c^3$ 에 반비례하므로, 밴드갭 세 배는 온저항 천 배다.

같은 내압에서 얇고 진하게

항복 전압은 전계 삼각형의 넓이다. 꼭짓점을 $E_c$ 까지 올렸을 때 넓이가 BV가 되려면 밑변 $W$ 와 기울기(도핑)가 정해진다. 임계 전계가 8배 큰 SiC는 같은 1,200 V를 1/8 두께로 버티고, 기울기는 64배 가팔라도 되므로(유전율 차이를 보정하면 약 58배) 도핑을 그만큼 진하게 할 수 있다.

W = \frac{2\,BV}{E_c},\qquad N_D = \frac{\varepsilon_s E_c^2}{2q\,BV},\qquad R_{on,sp} = \frac{W}{q\mu_n N_D} = \frac{4\,BV^2}{\varepsilon_s\,\mu_n E_c^3}

R_{on,sp}

는 드리프트층 단위 면적 저항(Ω·cm²)이다. 두께가

1/E_c

로 줄고 도핑이

E_c^2

로 늘어 저항은

E_c^3

으로 준다. 1,200 V에서 Si는

W \approx 80

µm,

N_D \approx 2.4\times10^{14}

cm⁻³, 4H-SiC는

W \approx 9.6

µm,

N_D \approx 1.4\times10^{16}

cm⁻³다.

그림 2-3. 같은 1,200 V를 버티는 두 드리프트층. SiC의 삼각형은 8배 높고 8배 좁다. 기울기

qN_D/\varepsilon

는 약 58배 가팔라 도핑을 그만큼 진하게 할 수 있다. 저항 = 두께 ÷ (도핑 × 이동도)이므로

8.3 \times 58 \times 0.7 \approx 340

배 차이가 난다(이동도는 SiC가 0.7배로 불리). SiSiC

SIMULATOR

드리프트층 설계: 같은 BV의 전계 삼각형

항복 전압 BV Si 4H-SiC GaN 깊이 로그 축

바로 가기

Si · W / N_D / R_on,sp—

4H-SiC · W / N_D / R_on,sp—

GaN · W / N_D / R_on,sp—

R_on,sp 비 Si : SiC : GaN—

표의 고정 E_c를 쓴 비펀치스루 삼각형 모델이다(E_c의 도핑 의존과 펀치스루 최적화는 3장). 해볼 것: ① BV를 두 배로 올리면 W는 2배, N_D는 1/2, R_on,sp는 4배 — 모든 재료에서 같은 BV² 법칙이다. ② 10 kV에서 Si 드리프트층은 0.67 mm로 웨이퍼 두께에 맞먹는다. 고전압 Si가 바이폴라(전도도 변조)로만 가능한 이유다. ③ GaN은 E_c가 크지만 벌크 이동도가 SiC와 비슷해, 같은 수직 구조라면 SiC보다 약 2.7배 낮다.

바리가 성능 지수와 단극 한계

단극(유니폴라) 소자 — MOSFET, 쇼트키 다이오드, JFET, HEMT — 는 다수 캐리어만으로 전류를 나르므로 드리프트층 저항이 그대로 온저항 바닥이 된다. 위 식의 분모 $\varepsilon\mu E_c^3$ 는 재료만의 값이고, 이것을 바리가 성능 지수(Baliga figure of merit, BFOM)라 한다.

\mathrm{BFOM} = \varepsilon_s\,\mu_n\,E_c^3,\qquad R_{on,sp}^{\min}(BV) = \frac{4\,BV^2}{\mathrm{BFOM}}

로그-로그 평면에서 단극 한계는 기울기 2인 직선이고, 재료가 바뀌면 직선이 평행 이동한다. 이동도가 아니라

E_c

의 세제곱이 지배하므로 Si 대비 비율은 대부분 임계 전계가 만든다. 실제 Si 소자에 맞춘 이온화 계수 모델(

E_c

가 BV에 따라 조금씩 줄어듦)을 쓰면 기울기가 2.5가 된다: Si

R_{on,sp} \approx 5.93\times10^{-9}BV^{2.5}

, 4H-SiC

2.97\times10^{-12}BV^{2.5}

Ω·cm².

재료	$\varepsilon_r\mu E_c^3$ (상대)	BFOM / BFOM(Si)	1,200 V 단극 한계	비고
Si	11.7 × 1350 × 0.3³	1	약 150 mΩ·cm²	600 V 위로는 슈퍼정션·IGBT
4H-SiC	9.7 × 950 × 2.5³	약 340	약 0.45 mΩ·cm² (BV^2.5 식: 0.15)	650–3,300 V MOSFET 주력
GaN	9.0 × 1200 × 3.3³	약 910 (2DEG μ면 약 1500)	약 0.17 mΩ·cm²	상용은 측면 HEMT, 650 V 이하
β-Ga₂O₃	10 × 200 × 8³	약 2400	약 0.06 mΩ·cm²	p형 없음, 열전도 낮음
다이아몬드	5.7 × 2000 × 10³	약 27000	약 0.006 mΩ·cm²	도펀트 이온화 깊음, 웨이퍼 작음

SIMULATOR

단극 한계 직선: R_on,sp – BV 로그 지도

항복 전압 BV 접합 온도

모델

실제 소자 점(대표 범위)

Si 한계—

4H-SiC 한계—

GaN 한계—

PW-800 다이 ÷ SiC 한계—

온도는 이동도 μ ∝ (T/300 K)^−2.2(격자 산란, 교육용 근사)로만 반영했다. 이온화 적분 모델은 Si·SiC만 정의돼 있다. 해볼 것: ① 25 °C에서 175 °C로 올리면 한계가 약 2.4배 — PW-800 SiC 다이의 2.0 → 3.2 mΩ(1.6배)보다 크다. 실제 다이는 채널 저항이 온도에 덜 민감해서다(8장). ② Si 슈퍼정션 점은 Si 직선 아래에 있다. 1D 한계를 2D 전하 균형으로 넘어선 것이다(6장). ③ PW-800 다이는 SiC 한계의 약 5–17배 위에 있다.

PW-800 SiC 다이(1200 V, 약 2.5 mΩ·cm²)가 단극 한계보다 몇 배 높은 이유는 드리프트층 밖의 저항 때문이다. 4H-SiC MOSFET의 반전층 이동도는 계면 트랩 탓에 벌크의 수 %에 불과해 채널 저항이 가장 크고, 기판(약 150 µm)과 JFET 영역도 한몫한다. 1,200 V급에서는 드리프트층이 절반도 안 된다. 3,300 V 이상에서야 드리프트층이 주인공이 되어 소자가 한계 직선에 붙는다.

그림 2-4. 1,200 V SiC MOSFET 비온저항의 대표 분해(교육용, 문헌 범위의 중간값). 실제 드리프트층(10 µm,

8\times10^{15}

cm⁻³, 펀치스루 설계,

W/(q\mu N_D) \approx 0.8

mΩ·cm²)은 한계보다 두껍고 묽게 잡아 여유를 둔다. 채널 비중은 8장, 성분 분해 일반론은 6장.

1,200 V 다이 8개 = 스위치 하나PW-800 TI 모듈의 다이는 약 4.5×4.5 mm, 종단을 빼면 활성 영역 약 0.16 cm²다.

2.5\ \text{m}\Omega\cdot\text{cm}^2 \div 0.16\ \text{cm}^2 \approx 16\ \text{m}\Omega

가 다이당

R_{DS(on)}

이고, 8개 병렬이면 약 2.0 mΩ(25 °C)다. 같은 2 mΩ를 1,200 V Si 단극 소자로 만들려면 한계값(약 150 mΩ·cm²)만으로도 75 cm², 곧 8인치 웨이퍼 한 장의 1/4을 써야 한다. 그래서 Si 쪽 비교 모듈은 MOSFET이 아니라 IGBT다(

V_{CE(sat)} \approx 1.7

V at 400 A, 7장).

고온 동작: 진성 캐리어 밀도

온도가 오르면 열에너지만으로 가전자대 전자가 전도대로 뛰어올라 진성 캐리어 밀도(intrinsic carrier density) $n_i$ 가 지수적으로 는다. $n_i$ 가 드리프트층 도핑에 다가가면 공핍층이 전압을 버티지 못하고, 그보다 훨씬 전에 공핍층 안의 열 생성 전류(누설)가 손실과 열 폭주를 부른다.

n_i(T) = \sqrt{N_C N_V}\left(\frac{T}{300}\right)^{3/2}\exp\!\left(-\frac{E_g(T)}{2kT}\right),\qquad E_g(T) = E_{g0} - \frac{aT^2}{T+b},\qquad J_{gen} \approx \frac{q\,n_i\,W}{2\tau}

N_C, N_V

는 300 K 유효 상태 밀도(Si 2.8×10¹⁹·1.04×10¹⁹, 4H-SiC 약 1.7×10¹⁹·2.5×10¹⁹, GaN 약 2.3×10¹⁸·4.6×10¹⁹ cm⁻³), 밴드갭 온도 의존은 바르시니 식(Si

a = 4.73\times10^{-4}

eV/K,

b = 636

K; 4H-SiC·GaN은 약

6.5\times10^{-4}

/1300,

9.1\times10^{-4}

/830).

J_{gen}

은 공핍층 두께

W

, 수명

\tau

의 생성 전류다. 300 K에서 Si

n_i \approx 10^{10}

, 4H-SiC 약

10^{-8}

, GaN 약

10^{-10}

cm⁻³ — 18자릿수 차이다.

SIMULATOR

진성 캐리어 밀도와 진성 온도

동작 온도 드리프트 도핑 N_D 캐리어 수명 τ

n_i (Si / SiC / GaN)—

진성 온도 n_i = N_D—

생성 누설 J_gen (1200 V 공핍층)—

Si 누설 25 °C 대비—

공핍층 두께는 1,200 V 설계값(Si 80 µm, SiC 9.6 µm, GaN 7.3 µm)이다. 해볼 것: ① 175 °C에서 Si 누설은 25 °C보다 약 5,000배다. 약 12 °C마다 두 배씩 느는 셈이라, Si 전력 소자가 150–175 °C를 상한으로 두는 주된 이유다. ② SiC는 600 °C에서도 n_i가 약 10¹¹ cm⁻³ — 실온 Si(10¹⁰)와 같은 자릿수다. 실제 SiC 소자 온도 상한은 재료가 아니라 패키지(솔더·젤·와이어, 15장)와 게이트 산화막이 정한다. ③ N_D를 내리면(고전압 설계) 진성 온도가 낮아진다.

열전도: 다이를 지나는 열

손실은 접합 근처 수 µm에서 생기고, 다이 두께를 지나 솔더·기판·냉각판으로 빠진다. 다이 재료의 열전도도 $k$ 가 높으면 다이 안 온도 차가 작고 열이 옆으로도 잘 퍼진다. SiC는 Si의 약 2.5배, 다이아몬드는 15배다. GaN 벌크는 Si보다 약간 높지만, 실제 전력 GaN은 Si 기판 위 수 µm 에피와 결함 많은 버퍼를 지나므로 실효값이 약 1.3 W/cm·K로 떨어진다. Ga₂O₃는 0.1–0.27로 Si의 1/6–1/15이라 가장 큰 약점이다. 또 열전도도는 온도가 오를수록 포논 산란이 늘어 대략 $k \propto T^{-1.3}$ 으로 준다.

\Delta T_{die} = \frac{P\,t}{k\,A}\quad(\text{상수 }k),\qquad k(T) = k_{300}\left(\frac{T}{300}\right)^{-n} \Rightarrow T_{top}^{1-n} = T_{b}^{1-n} + (1-n)\frac{q''\,t}{k_{300}\,300^{n}}

q'' = P/A

는 열유속,

t

는 다이 두께,

T_b

는 다이 아래면 온도. 온도 의존

k

는 키르히호프 변환

\int k\,dT = q''t

로 정확히 풀린다.

n \gt 1

이면 우변이 0 이하가 되는 열유속에서 해가 사라진다 — 온도가 오를수록 열이 덜 빠지는 양의 되먹임, 열 폭주다.

SIMULATOR

다이 두께 방향 온도 분포: 재료와 열유속

다이당 손실 P 다이 한 변 다이 두께 t 아래면 온도 T_b k(T) 온도 의존

Si4H-SiCGaN-on-Si (GaN 5 µm)β-Ga₂O₃ (k 0.2)다이아몬드

열유속 q''—

ΔT 다이 (SiC / Si)—

ΔT 다이 (Ga₂O₃)—

SiC 다이 R_th / 모듈 다이당 R_th—

1D(옆 퍼짐 없음), 열은 위면에서 들어온다고 본 모델이다. 모듈 다이당 R_th는 PW-800 스위치 R_th,j-f 0.12 K/W × 8다이 = 0.96 K/W. 해볼 것: ① PW-800 조건(4.5 mm, 150 µm, 80 W)에서 SiC 다이 안 ΔT는 약 2.3 K, 전체 열저항의 약 3 %에 불과하다. 재료의 열전도 이득은 다이 자체보다 작은 다이로 같은 전류를 흘려 열유속이 커지는 문제를 버티는 데 쓰인다(14장). ② 다이 한 변을 2 mm로 줄이면 열유속이 2 kW/cm²에 이른다. ③ Ga₂O₃(k 0.2로 계산)는 같은 조건에서 다이 안 ΔT만 약 40 K — SiC의 20배다. 다이를 2 mm로 줄여 열유속 2 kW/cm²를 주면 k(T) 되먹임으로 ΔT가 약 300 K로 치솟는다. 얇게 깎고 위아래 양면으로 냉각해야 한다.

그림 2-5. 접합에서 냉각수까지의 열 경로(두께 과장). 다이 자체의 1D 열저항은 약 3 %지만, SiC로 바꾸며 다이 면적이 Si IGBT의 몇 분의 1로 줄어든 탓에 열유속이 커졌고, 높은 열전도도가 그 열을 다이 안에서 옆으로 퍼뜨려 준다. 열 회로 전체는 14장, 층 구조는 15장. SiC접합층구리세라믹열

4H-SiC: 폴리타입과 이방성

SiC는 같은 Si-C 이중층을 쌓는 순서만 다른 폴리타입(polytype)이 200가지가 넘는다. 이중층의 자리를 A·B·C로 부르면 3C는 ABC 반복(입방), 2H는 AB(육방), 4H는 ABCB, 6H는 ABCACB다. 어떤 층의 위아래 층이 같은 자리면 그 층은 육방형(h), 다르면 입방형(k) 자리다. 육방형 비율(hexagonality)이 클수록 밴드갭이 넓어지는 경향이 있다. 전력 소자가 4H를 쓰는 이유는 밴드갭이 넓고(3.26 eV), 전자 이동도가 높으며, 이방성이 작아 c축(수직 전류) 방향 이동도가 오히려 약간 크기 때문이다. 6H는 c축 이동도가 면내의 약 1/5이라 수직 소자에 불리하다.

그림 2-6. (11-20) 면에서 본 Si-C 이중층의 적층. 점 하나가 이중층 하나, 가로 위치가 A·B·C 자리다. 3C는 한 방향으로 계속 비껴 올라가고, 4H는 두 층마다 꺾이며, 6H는 세 층마다 꺾인다. 꺾이는 곳이 육방형(h) 자리다. 결정 구조 기초는 DeviceBook 결정.

단결정 기판 위에 같은 폴리타입을 키우려면 웨이퍼를 c면에서 약 4° 기울여 자른다(오프컷(off-cut)). 표면에 원자 계단이 생기고, 원료가 계단 끝에 붙어 아래층의 적층 순서를 그대로 이어받는 계단 흐름 성장(step-flow growth)이 된다. 오프컷이 너무 작으면 테라스가 넓어져 테라스 위에서 새로 핵이 생기고, 그 핵은 가장 안정한 3C로 자라 결함(3C 혼입)이 된다. 반대로 오프컷이 크면 잉곳에서 버리는 양이 늘고, 기저면 전위(BPD)가 에피층으로 더 많이 이어진다.

SIMULATOR

폴리타입 적층과 오프컷 계단

폴리타입

오프컷 각 θ

계단 높이

적층 순서—

육방형 비율(계산)—

E_g / 이동도 μ∥c ÷ μ⊥c—

테라스 폭 w = h / tan θ—

육방형 비율은 적층 순서 문자열에서 "위아래 층이 같은 자리인가"를 세어 직접 계산한다. 이중층 높이 0.2517 nm. 해볼 것: ① 2H(100 %) → 4H(50 %) → 6H(33 %) → 3C(0 %)로 갈수록 밴드갭이 3.33 → 3.26 → 3.02 → 2.36 eV로 준다. ② 4° 오프컷에서 4H 단위 셀 계단의 테라스는 약 14 nm. θ를 1° 아래로 내리면 테라스가 50 nm를 넘고 3C 혼입 경고가 뜬다. ③ 6H의 μ∥c/μ⊥c ≈ 0.2 — 수직 MOSFET의 드리프트 저항이 5배 는다.

GaN 에피와 기판

SiC는 SiC 기판 위에 SiC를 키우는 동종 에피다. GaN은 큰 단결정 GaN 기판이 비싸고 작아서(주로 2–4인치), 대부분 다른 재료 위에 키우는 이종 에피(heteroepitaxy)다. LED는 사파이어, RF는 반절연 SiC, 전력 소자는 값싸고 큰(150–200 mm) Si(111) 위에 키운다. 문제는 두 가지 불일치다. 격자 상수가 달라 계면에 전위가 생기고(관통 전위 10⁸–10⁹ cm⁻²), 열팽창 계수가 달라 성장 온도(약 1,050 °C)에서 식을 때 막이 늘어나거나 눌린다.

기판	격자 불일치 (GaN a축 기준)	열팽창 계수 (10⁻⁶/K)	냉각 후 GaN 응력	지름	주 용도
GaN (동종)	0	5.6	0	50–100 mm	수직 GaN, 레이저
4H-SiC (반절연)	약 +3.5 %	약 4.2	인장(약 0.6 GPa)	100–150 mm	RF HEMT (열전도 좋음)
사파이어	약 +16 % (30° 회전)	약 7.5	압축(약 −0.9 GPa)	100–200 mm	LED, 일부 전력
Si(111)	약 −17 %	2.6	강한 인장(약 1.4 GPa)	150–200 mm (300 mm 개발)	전력 HEMT 주력

그림 2-7. GaN-on-Si 전력 HEMT의 대표 에피 구조(두께 비율은 과장). 에피 전체는 약 4–6 µm이고, 650 V를 버티는 것은 이 얇은 버퍼층이다. AlGaN 초격자는 성장 중 압축 응력을 쌓아, 냉각 때 생기는 인장 응력을 상쇄한다. 2DEG와 증강형 게이트는 9장. GaN/AlGaNSi2DEG

\sigma_{th} = M_f\,(\alpha_f - \alpha_s)\,\Delta T,\qquad \kappa = \frac{6\,\sigma_f\,t_f}{M_s\,t_s^2},\quad \delta = \frac{\kappa r^2}{2},\qquad h_c \approx \frac{\Gamma E_f}{Z\,\sigma_f^2}

M = E/(1-\nu)

는 2축 탄성 계수(GaN 약 450 GPa, Si(111) 약 229 GPa, 사파이어 약 500 GPa, SiC 약 550 GPa),

\alpha

는 열팽창 계수,

\Delta T

는 성장 온도 − 실온.

\kappa

는 스토니 식 곡률,

\delta

는 반지름

r

웨이퍼의 휨(bow),

h_c

는 인장막이 갈라지기 시작하는 두께(채널링 균열,

Z \approx 2

, 유효 파괴 에너지

\Gamma \approx 10

J/m²는 교육용 가정).

SIMULATOR

GaN 이종 에피: 열 응력·웨이퍼 휨·균열

기판

지름

성장 온도 GaN 에피 두께 t_f 기판 두께 t_s 버퍼 보상 압축 응력

열 응력 σ_th—

순 응력 σ_net—

웨이퍼 휨 δ—

균열 임계 두께 h_c—

양(+) 응력은 인장, 휨 +는 에피 면이 오목(가운데가 내려감)이다. 그림의 휨은 크게 과장했다. 공정 장비가 다룰 수 있는 휨은 대략 ±50 µm(교육용 기준). 해볼 것: ① 보상을 0으로 두면 Si 위 5 µm GaN은 1.4 GPa 인장 — 휨이 수백 µm이고 h_c가 1 µm 아래라 바로 갈라진다. ② 보상 응력을 1.3–1.4 GPa로 맞추면 휨이 ±50 µm 안으로 들어온다. 버퍼 설계가 GaN-on-Si 기술의 핵심이다. ③ 200 mm로 키우면 같은 응력에서 휨이 지름²으로 커져 기판을 두껍게(1–1.15 mm) 써야 한다.

Ga₂O₃·다이아몬드·AlN: 다음 재료와 성능 지수

BFOM만 보면 다음 재료의 순서는 분명하다. 그러나 스위치 하나에 필요한 것은 임계 전계만이 아니다. 고주파 소자에는 포화 속도(존슨 성능 지수(JFOM) $\propto (E_c v_{sat})^2$ ), 고주파 스위칭 손실에는 $\mu E_c^2$ (바리가 고주파 지수, BHFFOM), 고온·고밀도에는 열전도가 중요하다. 그리고 무엇보다 pn 접합을 만들 수 있는가, 웨이퍼를 살 수 있는가가 결정한다.

β-Ga₂O₃ (4.8 eV): 사파이어처럼 녹여서(융액 성장) 단결정을 키울 수 있어 기판이 싸질 잠재력이 크다. 그러나 가전자대가 평평해 정공이 무겁고 스스로 갇혀(self-trapping) p형이 사실상 없다. 바디 다이오드·p 바디 없이 쇼트키·JFET형이나 NiO 같은 다른 p형 재료와의 이종 접합을 쓴다. 열전도 0.1–0.27 W/cm·K는 Si의 1/6 이하라 얇게 깎고 위아래로 냉각해야 한다.
다이아몬드 (5.47 eV): 열전도 22 W/cm·K로 모든 재료 중 최고, BFOM도 최고다. 하지만 도펀트 준위가 깊어(붕소 약 0.37 eV, 인 약 0.6 eV) 실온에서 일부만 이온화되고, 단결정 웨이퍼는 아직 1인치 안팎이다.
AlN (약 6.1 eV)과 고Al AlGaN: 임계 전계 10 MV/cm 이상(약)으로 기대되지만 도핑과 접촉이 어렵다. 지금은 GaN HEMT의 장벽·버퍼와 기판 재료로 쓰인다.

SIMULATOR

재료 비교 레이더와 성능 지수 계산기

Si 4H-SiC GaN β-Ga₂O₃ 다이아몬드

GaN 이동도

Ga₂O₃ 열전도

레이더 축은 로그 눈금(E_g·v_sat는 선형)으로, 바깥 끝이 다섯 재료 중 최대 근처다. 표의 지수는 모두 Si = 1로 정규화했다. 해볼 것: ① GaN 이동도를 2DEG 값으로 바꾸면 BFOM이 약 910 → 1500 — 측면 HEMT가 수직 GaN보다 앞서 상용화된 이유 중 하나다. ② Ga₂O₃의 BFOM은 SiC의 약 7배지만 "BFOM × 열전도" 열 보정 지수로는 SiC보다 낮아진다. ③ 다이아몬드는 모든 축에서 바깥이다 — 남은 문제는 재료가 아니라 웨이퍼와 도핑이다.

웨이퍼·결함·가격

SiC는 1 기압에서 녹지 않고 약 2,700 °C에서 승화하므로, 실리콘처럼 융액에서 잉곳을 당길 수 없다. 2,200–2,500 °C 도가니 안에서 SiC 분말을 승화시켜 씨앗 결정에 다시 쌓는 승화 성장(PVT, physical vapor transport)은 시간당 0.2–0.5 mm로 느리고, 잉곳 길이는 수 cm에 그친다. 단단해서(모스 경도 9.5) 자르고 연마하는 데도 시간이 든다. 그래서 150 mm SiC 웨이퍼는 같은 크기 Si 웨이퍼보다 수십 배 비싸고, 업계는 200 mm로 넘어가는 중이다(반도체 시장, 17장).

그림 2-8. 4H-SiC 웨이퍼의 주요 결함(밀도는 교육용 대표 범위). 오프컷 방향으로 비스듬히 누운 BPD는 에피 성장 초기에 대부분 무해한 TED로 바뀌지만, 남은 BPD는 바디 다이오드 통전 중 적층 결함으로 자라 온저항을 올린다(바이폴라 열화, 8장). 마이크로파이프·삼각 결함은 그 자리의 다이를 죽이는 "킬러 결함"이다.

Y_{\text{Poisson}} = e^{-A D_0},\qquad Y_{\text{Murphy}} = \left(\frac{1-e^{-AD_0}}{AD_0}\right)^2,\qquad \text{원가/A} = \frac{C_{wafer}}{N_{die}\,Y\,J\,A_{act}}

A

는 다이 면적,

D_0

는 킬러 결함 밀도,

N_{die}

는 웨이퍼당 다이 수(가장자리 3 mm 제외),

A_{act}

는 종단(가장자리 약 0.25 mm, 4장)을 뺀 활성 면적,

J

는 정격 전류 밀도(교육용 300 A/cm²). 큰 다이는 수율이 떨어지고, 작은 다이는 종단이 면적을 잡아먹는다 — 그 사이에 원가 최적이 있다.

SIMULATOR

웨이퍼 지도·수율·암페어당 원가

웨이퍼

다이 한 변 킬러 결함 밀도 D₀ 웨이퍼 원가(에피 포함)

수율 모델

웨이퍼당 다이 / 지도 양품—

모델 수율 Y—

다이 정격 / R_DS(on)—

양품 다이 원가 / A당—

왼쪽은 결함을 무작위로 뿌린 웨이퍼 지도(빨간 다이 = 결함 포함), 오른쪽은 다이 크기에 따른 A당 원가 곡선(모델 수율)이다. 원가는 교육용 상대값(단위 "원가 단위")이다. R_DS(on)은 2.5 mΩ·cm² ÷ 활성 면적. 해볼 것: ① 4.5 mm 다이, D₀ = 0.5 cm⁻²에서 수율 약 90 %, 다이당 약 16 mΩ·48 A — PW-800 다이다. ② 다이를 10 mm로 키우면 수율이 약 60 %로 떨어져 A당 원가가 오른다. 대전류 모듈이 큰 다이 하나 대신 작은 다이 8개를 병렬로 쓰는 이유다. ③ 200 mm로 바꾸면 다이 수가 약 1.8배 — 웨이퍼 원가가 1.8배 미만이면 이득이다.

손잡이(조건)	→ 결과	이 장의 식
밴드갭 $E_g$ ↑	임계 전계 $E_c$ ↑(약 $E_g^{2.2}$ ), 진성 온도↑, 누설↓	$E_c \approx 0.22E_g^{2.2}$
$E_c$ ↑ (같은 BV)	드리프트층 두께↓( $1/E_c$ ), 도핑↑( $E_c^2$ ), 온저항↓( $1/E_c^3$ )	$R_{on,sp} = 4BV^2/(\varepsilon\mu E_c^3)$
BV 2배	단극 한계 4배(이온화 모델로는 5.7배)	$BV^2$ / $BV^{2.5}$
접합 온도↑	이동도↓ → 온저항↑, $n_i$ ↑ → Si 누설 약 12 °C당 2배	$n_i \propto T^{3/2}e^{-E_g/2kT}$
다이 면적↓ (같은 전류)	열유속↑, 다이 수율↑, 종단 비중↑	$\Delta T = Pt/(kA)$ , $Y = e^{-AD_0}$
오프컷 각↓	테라스 폭↑ → 3C 혼입 위험↑, 잉곳 손실↓	$w = h/\tan\theta$
GaN 에피 두께↑ (Si 기판)	내압↑, 인장 응력에 의한 휨·균열↑ → 보상 버퍼 필요	$\delta = 3\sigma t_f r^2/(M_s t_s^2)$

인버터 한 대의 SiC 면적PW-800 TI 인버터는 스위치 6개 × 다이 8개 = 48개, 다이 0.2025 cm²로 합계 약 9.7 cm²의 SiC를 쓴다. 150 mm 웨이퍼(유효 약 150 cm²)에서 약 700개 다이가 나오고 수율 90 %라면 웨이퍼 한 장이 인버터 약 13대 분량이다. 전기차 100만 대에는 150 mm 웨이퍼 약 8만 장이 필요하다. SiC 공급망이 기판 생산 능력에 묶이는 이유다.

핵심 정리

임계 전계는 밴드갭의 약 제곱으로 자란다( $E_c \approx 0.22E_g^{2.2}$ MV/cm). 이온화 적분 $\int\alpha\,dx = 1$ 로 보면 $E_c \propto N_D^{1/8}$ 이라 도핑에는 둔감하다.
같은 BV에서 드리프트층은 $W = 2BV/E_c$ 로 얇아지고, 도핑은 $N_D = \varepsilon E_c^2/(2qBV)$ 로 진해진다. 1,200 V: Si 80 µm·2.4×10¹⁴ cm⁻³, 4H-SiC 9.6 µm·1.4×10¹⁶ cm⁻³.
단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon\mu E_c^3)$ , BFOM = $\varepsilon\mu E_c^3$ . Si 대비 SiC 약 340, GaN 약 900, Ga₂O₃ 약 2400, 다이아몬드 약 27000배.
PW-800 1,200 V SiC 다이(약 2.5 mΩ·cm²)는 한계보다 수 배 높다. 채널(계면 트랩)·JFET·기판이 드리프트층보다 크다.
넓은 밴드갭은 $n_i$ 를 십수 자릿수 낮춰 고온 누설을 없앤다. SiC 소자의 온도 상한은 재료가 아니라 패키지와 산화막이 정한다. 열전도는 SiC 3.7, Si 1.5, GaN-on-Si 실효 약 1.3, Ga₂O₃ 0.1–0.27 W/cm·K.
전력 SiC는 육방형 비율 50 %의 4H 폴리타입(3.26 eV, 이방성 작음)을 4° 오프컷 계단 흐름 에피로 키운다. GaN 전력 소자는 Si(111) 위 이종 에피로, 열팽창 불일치의 인장 응력을 AlGaN 버퍼의 압축 응력으로 상쇄한다.
SiC 웨이퍼는 승화 성장이라 비싸고 결함(BPD·마이크로파이프)이 많다. 다이 원가는 $Y = e^{-AD_0}$ 와 종단 면적의 줄다리기로, 4–5 mm 다이를 병렬로 쓰는 것이 유리하다.

확인 퀴즈

1. 같은 항복 전압에서 임계 전계가 8배인 재료로 바꾸면 이상적인 드리프트층의 두께와 도핑은?

W = 2BV/E_c

이므로 1/8,

N_D = \varepsilon E_c^2/(2qBV)

이므로

E_c^2

= 64배다. 저항

W/(q\mu N_D)

는

1/E_c^3

= 1/512로 준다(이동도가 같을 때).

2. 바리가 단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon\mu E_c^3)$ 에서 4H-SiC가 Si보다 약 340배 유리한 주된 이유는?

E_c^3

비는

(2.5/0.3)^3 \approx 580

이다. 이동도(950/1350 ≈ 0.7)와 유전율(9.7/11.7 ≈ 0.83)은 오히려 SiC에 불리해 580 × 0.7 × 0.83 ≈ 340이 된다.

3. 이온화 적분 모델 $E_c = (8qN_D/A\varepsilon)^{1/8}$ 에 따르면 드리프트 도핑을 100배 올리면 임계 전계는?

100^{1/8} = 10^{0.25} \approx 1.78

. 임계 전계는 도핑에 약하게만 의존한다. 그래서 재료마다 "임계 전계 약 몇 MV/cm"라는 한 숫자로 비교할 수 있다.

4. Si 전력 소자의 접합 온도 상한이 150–175 °C 근처에 머무는 가장 직접적인 재료 이유는?

n_i \propto T^{3/2}e^{-E_g/2kT}

는 Si에서 25 → 175 °C 사이에 약 5,000배 는다. 생성 누설과 그에 따른 손실·열 폭주가 상한을 정한다. 넓은 밴드갭 SiC는 같은 온도에서

n_i

가 십수 자릿수 작다.

5. 4H-SiC가 6H-SiC보다 수직 전력 MOSFET에 적합한 이유로 가장 알맞은 것은?

4H는 3.26 eV(6H 3.02 eV)이고 μ∥c/μ⊥c ≈ 1.2인 반면, 6H는 약 0.2로 c축 이동도가 작아 수직 드리프트 저항이 커진다. 4H는 육방정(육방형 비율 50 %)이다.

6. Si(111) 위 GaN 에피를 1,050 °C에서 키우고 식혔더니 막이 갈라졌다. 원인과 대책으로 가장 알맞은 것은?

\alpha_{GaN} \approx 5.6\times10^{-6}

\alpha_{Si} \approx 2.6\times10^{-6}

/K라서 식으면 GaN이 더 줄어들려다 Si에 붙잡혀 약 1.4 GPa 인장을 받는다. AlN·AlGaN 계단·초격자 버퍼가 성장 중 압축 응력을 만들어 상쇄한다.

7. 킬러 결함 밀도 D₀ = 0.5 cm⁻²인 웨이퍼에서 다이 면적을 0.2 cm²에서 1 cm²로 키우면 푸아송 수율은?

e^{-0.1} \approx 0.905

e^{-0.5} \approx 0.607

. 큰 다이 하나보다 작은 다이 여러 개를 병렬로 쓰는 편이 양품 면적당 원가가 낮다. 대전류 SiC 모듈이 다이를 8개씩 병렬로 쓰는 이유다.