Chapter 08

SiC MOSFET

800 V 전기차 인버터가 Si IGBT를 버리고 SiC MOSFET으로 넘어간 이유는 한 줄로 요약된다. 임계 전계가 약 8배라 1200 V를 막는 드리프트층이 10 µm면 되고, 그래서 1200 V에서도 단극(MOSFET) 소자가 바이폴라 IGBT보다 낮은 손실을 낸다. 꼬리 전류도, 역회복 전하도 거의 없다. 그러나 이 장의 대부분은 그 대가에 관한 이야기다. SiO₂/SiC 계면의 트랩이 채널 이동도를 실리콘의 수십 분의 1로 깎고, 문턱 전압이 바이어스와 스위칭에 따라 움직이고, 얇은 산화막에 걸리는 전계가 수명을 위협하고, 바디 다이오드를 쓰면 결정 결함이 자라며, 작고 얇은 다이는 단락을 2–3 µs밖에 버티지 못한다. 마지막으로 이 모든 것이 비싼 웨이퍼 위에서 일어난다는 사실 — 결함 밀도와 다이 크기가 정하는 수율과 원가 — 까지 계산한다.

4H-SiC 평면 DMOSFET과 트렌치 MOSFET의 구조를 그리고, 트렌치에 p 차폐층이 필요한 이유를 산화막 전계로 설명할 수 있다.
1200 V SiC MOSFET의 온저항을 채널·JFET·드리프트·기판으로 분해하고, 온도와 계면 트랩 밀도 $D_{it}$ 에 따라 각 성분이 어떻게 바뀌는지 계산할 수 있다.
계면 트랩이 유도 전하를 빼앗아 문턱 전압·부문턱 기울기·전계 효과 이동도를 바꾸는 과정을 가우스 법칙으로 풀 수 있다.
BTI와 게이트 스위칭 불안정이 문턱 전압과 $R_{DS(on)}$ 에 주는 영향을 추정하고, +15~+18 V/−5 V 게이트 창의 근거를 설명할 수 있다.
게이트 산화막 전계와 TDDB 수명을 E 모델로 외삽하고, 외인성 결함과 게이트 전압 스크리닝의 효과를 ppm 단위로 계산할 수 있다.
바디 다이오드 $V_F$ 약 3 V의 원인과 BPD → 적층 결함 확장에 의한 바이폴라 열화, 단락 내량이 짧은 이유(전류 밀도·얇은 열 용량), 결함 밀도와 다이 크기에 따른 수율·원가를 계산할 수 있다.

구조: 평면 DMOSFET과 차폐된 트렌치

SiC MOSFET의 셀은 6장의 실리콘 수직 MOSFET과 같은 모양이지만 만드는 방법이 다르다. SiC에서는 도펀트가 거의 확산하지 않으므로 p 바디와 n⁺ 소스를 고온 이온 주입(300–500 °C)으로 만들고 1,600–1,800 °C에서 활성화 열처리를 한다. 채널 길이는 확산 차이가 아니라 마스크(자기 정렬 스페이서)로 정한다(약 0.5 µm). 게이트 산화막은 열산화 또는 증착 후 NO·N₂O 분위기 어닐로 만든다(ThinFilmBook 산화 장).

평면 DMOSFET: 채널이 (0001) Si 면 표면에 눕는다. 공정이 성숙하고 산화막 전계 관리가 쉽지만, Si 면의 채널 이동도가 낮고(약 15–25 cm²/V·s) JFET 영역이 있어 셀 피치가 4–6 µm에 머문다.
트렌치 MOSFET: 채널이 홈 벽(a면·m면)에 서므로 이동도가 2배 안팎 높고 피치를 3 µm 안팎으로 줄일 수 있다. 대신 홈 바닥 모서리의 산화막에 차단 전계가 집중되므로, 홈 아래(또는 옆)에 접지된 p 차폐층(p-shield)을 깊게 묻어 산화막을 가린다. 한쪽 벽만 채널로 쓰는 비대칭 트렌치, 소스 트렌치를 따로 파는 이중 트렌치 등 변형이 많다.

그림 8-1. (a) 평면 DMOSFET: Si 면 표면 채널, 두 p 웰 사이 JFET 영역(보통 n형 주입으로 도핑을 올린다). (b) 트렌치 MOSFET: 홈 벽 채널(전자 경로 파랑)과 홈 아래의 p 차폐층. 차폐층이 홈 바닥 산화막에 걸릴 전계를 대신 받는다(5절).

왜 1200 V에서 MOSFET이 가능한가는 드리프트층 하나로 설명된다(그림 8-2, 2장·3장). 같은 1200 V를 막는 데 Si는 약 100 µm·10¹⁴ cm⁻³대가 필요하지만 4H-SiC는 약 10 µm·10¹⁶ cm⁻³대면 된다. 단극 한계로 드리프트 저항이 수백 분의 1이다. Si에서 이 영역은 전도도 변조(7장 IGBT)로만 뚫을 수 있었고, 그 대가가 꼬리 전류와 역회복이었다.

그림 8-2. 1200 V 드리프트층과 단극 한계(

5.93\times10^{-9}BV^{2.5}

대

2.97\times10^{-12}BV^{2.5}

Ω·cm²). SiC의 실제 온저항이 이론 한계보다 10배 이상 큰 이유가 다음 절의 주제다.

1200 V 온저항 분해: 채널이 큰 몫을 차지한다

Si 600 V 소자에서는 드리프트가 95 %를 넘었다(6장). SiC 1200 V에서는 드리프트가 너무 얇고 진해져서 오히려 표면 쪽 성분, 특히 채널이 큰 몫을 갖는다. PW-800 모듈의 다이(활성 영역 비온저항 약 2.5 mΩ·cm²)를 성분으로 나누면 다음 식과 같다.

R_{on,sp} = \underbrace{\frac{L_{ch}\,p}{2\mu_{ch}C_{ox}(V_{GS}-V_{th})}}_{\text{채널}} + R_{JFET} + \underbrace{\frac{t_D}{q\mu_nN_D}k_{sp}}_{\text{드리프트}} + \rho_{sub}t_{sub}

\frac{1}{\mu_{ch}} = \frac{1}{\mu_C} + \frac{1}{\mu_{SR}} + \frac{1}{\mu_{ph}},\qquad \mu_C = \mu_{C0}\Big(\frac{T}{298}\Big)^{1.5}\Big(\frac{10^{12}}{D_{it}}\Big)^{0.7},\qquad \mu_{ph} = 300\Big(\frac{T}{298}\Big)^{-1.5}

채널 이동도는 계면 전하에 의한 쿨롱 산란

\mu_C

(뜨거울수록 산란이 약해져 증가), 표면 거칠기

\mu_{SR}

(약 60, 온도 무관), 포논

\mu_{ph}

(뜨거울수록 감소)의 마티센 합이다.

D_{it}

는 전도대 아래 약 0.1 eV의 계면 트랩 밀도(cm⁻²eV⁻¹). 드리프트·JFET는 벌크 이동도

\propto T^{-2.2}

, 기판(약 0.02 Ω·cm × 150 µm)은 온도에 둔하다.

V_{th}

는 약 −5 mV/K로 내려가고, 트랩 전하만큼(

qD_{it}\Delta E/C_{ox}

) 올라간다.

k_{sp}

≈ 1.1은 JFET 목에서 퍼지는 전류의 보정.

그래서 SiC의 온도 계수는 Si와 다르다. 채널 몫은 뜨거울수록 줄고 드리프트 몫은 는다. 잘 만든 소자( $D_{it} \approx 10^{12}$ )에서는 드리프트가 이겨 25 → 175 °C에서 약 1.6배(Si 고전압 소자는 약 2.3배)가 되고, 계면이 나쁜 소자는 채널이 압도해 온도 계수가 0이나 음수가 되기도 한다. 음의 온도 계수는 병렬 다이의 전류 분배에 불리하다.

SIMULATOR

1200 V SiC 온저항 분해: 온도 × $D_{it}$ × 게이트 전압

구조

접합 온도 T_j 계면 트랩 D_it (E_c − 0.1 eV) 게이트 전압 V_GS

R_on,sp / 채널 이동도—

다이 R_DS(on) (활성 0.156 cm²)—

스위치 (8다이 병렬)—

R(T)/R(25 °C) · V_th—

위: 현재 조건의 성분 막대. 아래: 온도에 따른 각 성분(채널 주황, JFET 노랑, 드리프트 파랑, 기판 회색)과 합(굵은 선), 점선은 Si 650 V SJ의 상대 온도 계수(참고). 가정: 평면

L_{ch}

= 0.5 µm, 피치 5 µm,

\mu_{C0}

= 17.6; 트렌치 0.6 µm, 3.5 µm,

\mu_{C0}

= 35(a면),

\mu_{SR}

= 80;

t_{ox}

= 50 nm. 해볼 것: ① 기본값(PW-800 다이)이 25 °C 약 16 mΩ, 175 °C 약 26 mΩ(모듈 2.0 → 3.2 mΩ)인지 확인하라. ②

D_{it}

를 10¹³으로 올리면 온도 계수가 어떻게 되나? ③

V_{GS}

를 15 V로 낮추면

R_{DS(on)}

이 몇 % 오르나? SiC는 Si보다 게이트 전압에 민감하다(채널 몫이 크기 때문).

성분 (평면, 25 °C)	약 mΩ·cm²	175 °C	줄이는 손잡이
채널	0.9 (약 37 %)	0.6 ↓	$D_{it}$ ↓(NO 어닐), 트렌치(a면), 피치↓, $t_{ox}$ ↓(전계 제약), $V_{GS}$ ↑
JFET	0.3	0.75 ↑	JFET 도핑 강화, 폭 최적화, 트렌치
드리프트	0.95	2.3 ↑	재료 한계 근처 — 거의 손잡이 없음
기판	0.3	0.35	웨이퍼 연마(350 → 100–150 µm), 저저항 기판

TI용 SiC 모듈의 다이다이 4.5×4.5 mm(0.20 cm²) 가운데 활성 영역 약 0.156 cm²(77 %), 나머지는 에지 종단과 게이트 패드다.

R_{on,sp}

2.5 mΩ·cm² / 0.156 cm² ≈ 16 mΩ, 8개 병렬로 스위치당 2.0 mΩ(25 °C), 175 °C에서 약 3.2 mΩ. 기판을 350 → 150 µm로 연마해 기판 몫을 약 0.7 → 0.3 mΩ·cm²로 줄였다. 같은 모듈에 IGBT를 쓰면 400 A에서

V_{CE(sat)}

약 1.7 V, SiC는 400 A × 3.2 mΩ ≈ 1.3 V(150 °C 부근)라 정격 전류 근처에서도 전도 손실이 더 작고, 부분 부하(전기차 주행 대부분)에서는 무릎 전압이 없는 SiC가 훨씬 유리하다.

SiO₂/SiC 계면: 트랩이 채널 전자를 빼앗는다

Si의 SiO₂/Si 계면 트랩 밀도는 10¹⁰ cm⁻²eV⁻¹ 수준이다. SiC를 산화하면 탄소가 빠져나가야 하는데 일부가 계면에 탄소 덩어리·결함으로 남고, 산화막 쪽에는 전도대 바로 아래 에너지의 근계면 산화막 트랩(near-interface oxide traps, NIT)이 생긴다. 그래서 4H-SiC의 $D_{it}$ 는 전도대 쪽으로 갈수록 지수적으로 커지고(그림 8-3), 질소를 넣는 NO·N₂O 어닐 전에는 10¹³ cm⁻²eV⁻¹을 넘었다. 어닐 후에도 약 10¹² 수준이 남는다.

이 트랩들이 하는 일은 두 가지다. 첫째, 전자를 붙잡는다. 게이트가 유도한 전하 $C_{ox}(V_G - V_{FB} - \psi_s)$ 가운데 일부가 움직이지 못하는 트랩 전하가 되므로, 같은 $V_G$ 에서 자유 전자가 줄고 문턱 전압이 오르며 부문턱 기울기가 완만해진다. 둘째, 붙잡힌 음전하가 쿨롱 산란원이 되어 남은 자유 전자의 이동도마저 떨어뜨린다. 측정되는 전계 효과 이동도는 두 효과의 곱이다.

V_G = V_{FB} + \psi_s + \frac{Q_{dep}(\psi_s) + qn_{free}(\psi_s) + qn_{trap}(\psi_s)}{C_{ox}},\qquad n_{trap} = \int_0^{E_g/2}\frac{D_{it}(x)\,dx}{1 + e^{(x_F - x)/kT}}

D_{it}(x) = D_{it}^{ref}\,e^{1 - x/0.1\,\text{eV}} + 0.05D_{it}^{ref},\qquad \mu_{FE} \approx \mu_{free}(n_{trap})\frac{n_{free}}{n_{free}+n_{trap}},\qquad \frac{1}{\mu_{free}} = \frac{1}{60} + \frac{1}{300} + \frac{\sqrt{n_{trap}}}{1.1\times10^{7}}

x

: 전도대에서 잰 트랩 깊이,

x_F = E_c - E_F

(표면),

D_{it}^{ref}

는

E_c - 0.1

eV의 값. 억셉터형 트랩(채워지면 음전하)만 넣었다.

Q_{dep}

와

n_{free}

는 p 바디(3×10¹⁶ cm⁻³)의 정확한 전하 식에서 구하고,

\psi_s

를 0.1–4 V로 훑어

V_G(\psi_s)

를 만든 뒤 뒤집는다. 4H-SiC의 진성 농도는 실온에서 약 6×10⁻⁹ cm⁻³라 강반전에는

\psi_s \approx 3

V가 필요하다.

그림 8-3. 왼쪽: 반전 상태에서 페르미 준위 아래의 계면·근계면 트랩(채운 점)은 전자를 붙잡아 음전하가 되고, 채널에는 남은 자유 전자만 흐른다. 오른쪽: 4H-SiC의

D_{it}

는 전도대 가까이에서 급증한다. 질화(NO 어닐)가 이를 약 한 자릿수 줄여 SiC MOSFET 상용화를 가능하게 했다.

SIMULATOR

계면 트랩과 채널 전하: 가우스 법칙 풀이

D_it (E_c − 0.1 eV) p 바디 도핑 N_A 산화막 두께 t_ox 읽을 게이트 전압

V_th (n_free = 10¹¹ cm⁻²)—

부문턱 기울기 SS—

자유 / 트랩 전자 @V_G—

전계 효과 이동도 μ_FE—

왼쪽(로그): 게이트 전압에 따른 자유 전자

n_{free}

(파랑)와 트랩 전자

n_{trap}

(빨강), 점선은

D_{it}

= 10¹¹ 기준. 오른쪽: 상대 드레인 전류

\propto \mu_{free}n_{free}

(선형 영역, 로그).

V_{FB}

= −3.2 V(고정 전하 포함), 25 °C. 해볼 것: ①

D_{it}

를 10¹¹ → 10¹² → 10¹³으로 올리며 문턱 전압·SS·이동도를 읽어라. NO 어닐이 왜 결정적이었나? ② 산화막을 얇게 하면

C_{ox}

가 커져 같은 트랩 전하의

V_{th}

이동이 줄지만, 5절의 산화막 전계가 커진다. ③ p 바디 도핑을 올리면

V_{th}

가 오르지만 고온에서

V_{th}

가 너무 내려가는 문제(4절)를 막는다.

문턱 전압: 온도, BTI, 게이트 스위칭 불안정

SiC MOSFET의 $V_{th}$ 는 실리콘보다 낮고(약 2–3 V) 잘 움직인다. 세 가지 원인이 있다.

온도: 약 −5 mV/K. PW-800 다이는 25 °C 2.8 V에서 175 °C 약 2.05 V로 내려간다. 고온에서 문턱이 낮을수록 밀러 유도 턴온( $C_{GD}\,dv/dt$ 가 게이트를 들어 올림, 11장)에 취약하다.
BTI(bias temperature instability): 양의 게이트 바이어스를 오래 걸면 근계면 산화막 트랩에 전자가 터널링해 갇혀 $V_{th}$ 가 오르고(PBTI), 음의 바이어스에서는 정공 포획으로 내린다(NBTI). 시간에 대해 대략 로그로 자라고 바이어스를 풀면 일부 회복된다.
게이트 스위칭 불안정(gate switching instability, GSI): 실제 스위칭(+18 ↔ −5 V를 수만 Hz로 반복)에서는 DC 시험보다 큰 양의 이동이 생긴다. 축적 ↔ 반전을 오갈 때마다 계면 근처에서 정공과 전자가 번갈아 포획·재결합하며 전하가 쌓이는 것으로 해석되고, 음의 끄기 전압이 깊을수록, 스위칭 횟수가 많을수록 커진다.

$V_{th}$ 가 오르면 $R_{DS(on)}$ 의 채널 몫이 $(V_{GS}-V_{th})^{-1}$ 로 커지고, 내려가면 턴오프 여유가 줄어든다. 이 장의 시뮬레이터는 공개 문헌의 경향을 흉내 낸 교육용 경험식이다.

\Delta V_{th}^{P} = A_pe^{\gamma_p(E_{on}-3.6)}\,\Phi(T)\,\log_{10}\!\Big(1+\frac{t_{on}}{1\,\text{s}}\Big),\qquad \Delta V_{th}^{N} = -A_ne^{\gamma_n(|E_{off}|-1)}\,\Phi(T)\,\log_{10}\!\Big(1+\frac{t_{off}}{1\,\text{s}}\Big)

\Delta V_{th}^{GSI} = B\,e^{0.45(|V_{GS,off}|-5)}\log_{10}\!\Big(1+\frac{f_{sw}t}{10^6}\Big),\qquad \Phi(T) = e^{-\frac{E_a}{k}\left(\frac1T-\frac1{448\,\text{K}}\right)}

E_{on} = V_{GS,on}/t_{ox}

E_{off} = V_{GS,off}/t_{ox}

(MV/cm),

A_p

= 0.023 V,

\gamma_p

= 1.2 cm/MV,

A_n

= 0.008 V,

\gamma_n

= 1.0 cm/MV,

B

= 0.03 V,

E_a

= 0.25 eV. +18 V(3.6 MV/cm)·175 °C·1,000 h HTGB에서

\Delta V_{th}

약 +0.15 V가 되도록 맞췄다. 스위칭 모드에서는 켜짐·꺼짐이 시간의 절반씩이다.

그림 8-4. SiC MOSFET 게이트 전압 창. 켜기 전압은

R_{DS(on)}

(채널 몫이 커서 15 V와 18 V 차이가 큼)과 산화막 전계·PBTI 사이의 타협이고, 끄기 전압은 밀러 유도 턴온 여유와 NBTI·GSI 사이의 타협이다. 0 V 끄기는 고온에서

V_{th}

약 2 V라 위험하고, −8 V보다 깊으면 GSI가 커진다.

SIMULATOR

문턱 전압 이동: DC BTI와 스위칭 불안정

스트레스

켜기 V_GS,on 끄기 V_GS,off 접합 온도 스위칭 주파수

ΔV_th @1,000 h—

ΔV_th @8,000 h (PW-800 수명)—

R_DS(on) 변화 @8,000 h—

V_th @T, 8,000 h—

로그 시간축(1 s – 30년)에

\Delta V_{th}(t)

. 굵은 선이 선택한 모드, 가는 선은 다른 두 모드(같은 전압·온도). 세로 점선: HTGB 1,000 h, PW-800 운전 8,000 h.

R_{DS(on)}

변화는 2절 모델의 채널 몫(현재 온도,

V_{GS,on}

)에

V_{th}

이동을 넣어 계산했다. 해볼 것: ① 끄기 전압을 −4 → −8 V로 내리면 스위칭 모드의 이동이 몇 배가 되나? ② 켜기 전압을 18 → 22 V로 올리면

R_{DS(on)}

은 줄지만 PBTI와 5절의 산화막 수명은? ③ 0 V 끄기는 GSI가 작지만 175 °C에서

V_{th}

여유가 어떻게 되는지 4절 그림과 비교하라.

게이트 산화막: 전계와 TDDB 수명, 스크리닝

SiC의 게이트 산화막은 Si 전력 MOSFET(약 50–100 nm, 10–15 V 구동, 1–2 MV/cm)보다 혹독한 조건에 놓인다. 켜짐 상태에서는 +18 V/50 nm = 3.6 MV/cm가 걸린다. 차단 상태에서는 드리프트층의 높은 전계가 산화막으로 넘어온다. 계면에서 전속 밀도가 연속이므로

E_{ox} = \frac{V_{GS}}{t_{ox}}\ (\text{켜짐}),\qquad \varepsilon_{ox}E_{ox} = \varepsilon_{SiC}E_{SiC}\ \Rightarrow\ E_{ox} = \frac{9.7}{3.9}E_{SiC} \approx 2.5\,E_{SiC}\ (\text{차단})

SiC 쪽 전계가 2 MV/cm면 산화막에는 5 MV/cm. Si에서는

E_{Si}

가 0.2–0.3 MV/cm라 이 문제가 없었다. 평면 소자는 JFET 목 위의 산화막이, 트렌치는 홈 바닥 모서리가 위험하다. 그래서 평면은 JFET 폭을 좁히고, 트렌치는 p 차폐층으로 바닥을 가려 차단 상태

E_{ox}

를 약 3 MV/cm 아래로 묶는다(그림 8-5).

그림 8-5. 차단 상태의 트렌치 바닥(노란 선 = 등전위선, 개념도). 모서리에서 전계가 몰리고, 산화막은 유전율 비 2.5배를 더 받는다. 접지된 p 차폐층은 대가로 JFET 같은 좁은 목을 만들어 온저항을 조금 올린다 — 트렌치 SiC 설계의 핵심 트레이드오프다.

산화막 수명은 TDDB(time-dependent dielectric breakdown) 시험으로 평가한다. 높은 전계(8–10 MV/cm)에서 파괴 시간을 재고 사용 전계로 외삽한다. 이 장은 가장 보수적인 E 모델을 쓴다.

t_{63}(E,T) = t_{ref}\,10^{-\gamma(E-10)}\,e^{\frac{E_a}{k}\left(\frac1T - \frac1{448\,\text{K}}\right)},\qquad F_{int}(t) = 1 - e^{-(t/t_{63})^{\beta}}

F_{ext}(t) = p_{ext}\,e^{-\delta^\ast(t)/\bar\delta},\qquad \delta^\ast(t) = t_{ox} - \frac{V_{GS}}{E^\ast(t)},\qquad p_{ext} = 1 - e^{-D_0A_g}

t_{ref}

= 3×10³ s(10 MV/cm, 175 °C),

\gamma

= 1.6 dec/(MV/cm),

E_a

= 0.6 eV,

\beta

= 8. 진성(intrinsic) 수명은 18 V에서 10⁶년이 넘는다. 문제는 외인성(extrinsic) 결함: 계면의 금속 오염·에피 결함·표면 거칠기가 국부적으로 산화막을

\delta

만큼 얇게 만든 것처럼 행동한다. 결함 밀도

D_0

, 게이트 산화막 면적

A_g

= 0.08 cm²(다이당), 얇아짐은 평균

\bar\delta = 0.12t_{ox}

의 지수 분포로 두었다.

E^\ast(t)

는

t_{63}(E^\ast) = t

인 전계, 곧 시간

t

까지 깨지는 결함의 경계다.

외인성 불량을 출하 전에 걸러 내는 방법이 게이트 전압 스크리닝이다. 정격보다 훨씬 높은 $V_{GS}$ (예: 30–40 V)를 짧게(수 ms–s) 걸어, 사용 수명 안에 깨질 얇은 곳을 가진 다이를 미리 깨뜨린다. 스크린 조건이 제거하는 경계 $\delta^\ast_s$ 가 사용 수명의 경계 $\delta^\ast(t_{use})$ 보다 작으면 남은 집단에는 수명 안에 깨질 결함이 없다. 대가는 수율 손실( $p_{ext}e^{-\delta^\ast_s/\bar\delta}$ )과 건강한 다이의 진성 수명 일부 소모다. 산화막이 두꺼울수록 같은 스크린 전압의 효과가 약해진다 — 얇은 산화막이 스크리닝에 유리한 이유다.

SIMULATOR

게이트 산화막 TDDB: 진성 수명, 외인성 결함, 스크리닝

사용 V_GS,on 산화막 두께 t_ox 사용 온도 외인성 결함 밀도 D₀ 스크린 전압 (1 s, 150 °C)

E_ox (사용)—

진성 t₆₃ (사용)—

8,000 h 누적 불량 (스크린 없음 / 있음)—

스크린 수율 손실 / 진성 수명 소모—

로그-로그: 누적 불량

F(t)

(1 s – 30년), 점선 = 스크린 없음, 실선 = 스크린 후, 회색 = 진성만. 세로선: 8,000 h. 스크린 전압 0 V는 스크린 없음. 해볼 것: ① 기본값에서 스크린을 빼면 8,000 h 불량이 몇 ppm인가? PW-800 목표(모듈당 수십 FIT 수준)와 비교하라. ② 스크린 전압을 25 V로 낮추면 경계가 부족해 일부 결함이 살아남는다. ③ 산화막을 70 nm로 두껍게 하면 사용 전계는 내려가지만 같은 36 V 스크린이 약해진다. ④ 사용 전압을 22 V로 올리면?

바디 다이오드: $V_F$ 3 V와 바이폴라 열화

SiC MOSFET의 바디 다이오드는 4H-SiC pn 다이오드다. 내장 전위가 밴드갭에 비례해 약 2.7 V라 $V_F$ 는 정격 전류에서 3–4 V로 Si 다이오드(약 1 V)의 3배다. 대신 소수 캐리어 수명이 짧고 드리프트층이 얇아 저장 전하가 작아 $Q_{rr}$ 이 Si SJ의 약 1/100(650 V 40 mΩ급 약 0.1 µC)이다(5장). 그래서 인버터에서는 데드 타임 동안만 바디 다이오드를 쓰고 나머지는 채널로 역도통시키는 동기 정류가 기본이다. 음의 끄기 전압(−4 V)에서는 채널이 완전히 닫혀 $V_F$ 가 조금 더 높다.

더 큰 문제는 바이폴라 열화(bipolar degradation)다. 4H-SiC 기판에는 기저면 전위(BPD)가 cm²당 수백–수천 개 있고, 에피 성장 중 대부분(99 % 이상)은 해롭지 않은 관통 칼날 전위(TED)로 바뀌지만 일부가 드리프트층에 남는다. 바디 다이오드가 도통하면 드리프트층에서 전자-정공 재결합이 일어나고, 그 에너지가 BPD의 부분 전위를 미끄러지게 해(재결합 촉진 전위 활주) 쇼클리형 적층 결함이 삼각형·띠 모양으로 자란다(그림 8-6). 적층 결함은 전자를 가두는 양자 우물처럼 행동해 그 면적만큼 전도를 막으므로 $V_F$ 와 $R_{DS(on)}$ 이 함께 오른다.

f_{SF}(t) = 1 - \exp\!\Big[-\frac{N_{BPD}\,a(t)}{A_{die}}\Big],\qquad a(t) = a_{max}\big(1 - e^{-t/\tau}\big),\qquad \tau = \tau_0\frac{J_0}{J - J_{th}}e^{\frac{E_a}{k}\left(\frac1T-\frac1{T_0}\right)}

V_F = V_0(T) + \frac{I\,R_D(T)}{1 - 0.9f_{SF}},\qquad a_{max} = \frac{t_{epi}}{\tan 4^\circ}\times L_{die},\qquad N_{BPD} = A_{die}\big(D_{epi} + D_{int}(1-e^{-J/300})\big)

기저면은 웨이퍼 표면과 4°(오프컷) 기울어 있어 10 µm 에피를 지나는 적층 결함은 폭 약 143 µm의 띠가 되고, 다이를 가로지르면

a_{max}

≈ 0.64 mm²(다이의 약 3 %)다.

D_{epi}

: 드리프트층의 BPD 밀도,

D_{int}

≈ 50 cm⁻²: 기판-에피 계면에 남은 BPD 조각으로, 정공이 기판까지 내려가는 큰 전류에서만 활성화된다. 두꺼운 재결합 버퍼층(고농도 n형 에피 5–10 µm)이 정공을 미리 재결합시켜 이 항을 없앤다.

\tau_0

= 10 h(100 A/cm², 175 °C),

J_{th}

= 10 A/cm²,

E_a

= 0.25 eV,

V_0

= 2.75 V − 4 mV/K,

R_D

= 18 mΩ(다이, 25 °C).

그림 8-6. 바이폴라 열화. 기판 BPD 대부분은 에피 계면에서 TED로 바뀌지만 남은 BPD는 다이오드 도통 중 재결합 에너지로 적층 결함(빨강)을 키운다. 기저면이 4° 기울어 있어 결함은 에피 두께/tan 4°의 폭으로 다이를 가로지르는 띠가 된다.

SIMULATOR

바디 다이오드 $V_F$ 와 적층 결함 확장

재결합 버퍼층

에피 BPD 밀도 D_epi 다이오드 전류 (다이당) 접합 온도 누적 도통 시간

J / 다이당 BPD 수—

적층 결함 면적 비율—

V_F 처음 → 지금—

R_DS(on) 증가 (근사)—

왼쪽: 다이 하나의

V_F

–

I

(처음 점선, 현재 시간 실선). 오른쪽: 누적 도통 시간에 따른

\Delta V_F

(%), 기준선 5 %.

R_{DS(on)}

증가는 적층 결함이 다수 캐리어 전도도 막는다고 보고

1/(1-0.5f_{SF})

로 근사했다. 기본 누적 시간 약 32 h는 PW-800이 8,000 h 동안 데드 타임(200 ns × 2 × 10 kHz = 0.4 %)에만 다이오드를 쓴다고 본 값이다. 해볼 것: ① 버퍼층을 없애고 전류를 올리면

D_{int}

항이 켜진다. ② 에피 BPD가 10 cm⁻²인 옛 웨이퍼라면? ③ 동기 정류 없이 다이오드로 계속 흘리면(누적 수천 시간) 어떻게 되나?

단락 내량: 왜 2–3 µs밖에 못 버티나

하프 브리지의 한쪽이 잘못 켜지거나 부하가 단락되면 스위치는 DC 링크 전압 전체를 받으면서 포화 전류를 흘린다(단락, Type I). 게이트 드라이버가 이를 감지해 끌 때까지 소자는 열을 견뎌야 한다. PW-800의 Si IGBT는 약 6–10 µs, SiC MOSFET은 약 2–3 µs를 버틴다. 이유는 세 겹이다.

전류 밀도: SiC 다이는 같은 정격 전류에 면적이 1/3–1/5다. IGBT의 포화 전류는 PNP 이득이 정한 정격의 4배 안팎에서 멈추지만, SiC MOSFET은 채널 몫이 큰 $R_{DS(on)}$ 을 낮추려 $V_{GS}$ 18 V로 세게 켜므로 포화 전류가 정격의 5–10배다. 단위 면적 전력 $V_{DD}J_{sc}$ 가 수 MW/cm²에 이른다.
열이 나는 곳: 전계는 드리프트층에 걸리므로 열은 SiC에서 표면 아래 약 10 µm(드리프트 두께) 안에서, IGBT에서는 약 60–100 µm에 퍼져 난다. 2 µs 동안 열이 퍼지는 거리는 $\sqrt{\alpha t}$ ≈ 20 µm뿐이라 다이 두께나 냉각은 거의 상관없고, 표면 근처의 열 용량(금속화 층 포함)만 일한다.
견디는 온도: 표면 알루미늄 금속화가 약 660 °C에서 녹고, 그 전에 게이트 산화막·층간 절연막이 손상된다. Si IGBT는 진성 캐리어가 드리프트 도핑을 넘는 온도(약 500 °C) 근처에서 누설 열폭주로 끝난다.

\rho c\,\frac{\partial T}{\partial t} = \frac{\partial}{\partial z}\Big(k(T)\frac{\partial T}{\partial z}\Big) + \frac{V_{DD}J(T)}{h}\,[0 \lt z - z_m \lt h],\qquad J(T) = J_0\Big(\frac{T_0}{T_h}\Big)^m,\qquad \Delta T_{surf} \approx \frac{2V_{DD}J}{\sqrt{\pi k\rho c}}\sqrt t

z

: 표면에서 깊이. 맨 위 금속화(두께

z_m

, Al 또는 두꺼운 Cu), 그 아래 발열층

h

(SiC 10 µm, IGBT 60 µm), 다이 바닥은 솔더·기판 쪽

T_0

로 고정, 윗면 단열.

k_{SiC} = 370(300/T)^{1.3}

k_{Si} = 148(300/T)^{1.3}

W/m·K, 비열은 온도와 함께 증가. 포화 전류는 온도가 오르면 이동도 감소로 줄어든다(

m

: SiC 0.6, IGBT 1.0). 오른쪽 식은 표면 가열의 반무한 근사로, 견디는 시간이

1/(V_{DD}J)^2

에 비례함을 보여 준다. 판정 온도는 SiC 930 K(Al 용융), IGBT 800 K(교육용).

그림 8-7. 단락 중 발열 위치(축척 과장). SiC는 높은 전력 밀도가 표면 얇은 층에 몰려 표면 온도가 빨리 오른다. 열 확산 거리

\sqrt{\alpha t}

가 수십 µm라 다이를 얇게 해도(냉각 쪽에 가까워져도) 단락 내량은 거의 늘지 않는다. 대신 두꺼운 Cu 상면 금속화나 낮은

V_{GS}

·포화 전류 제한 셀 설계가 효과적이다.

SIMULATOR

단락 열 모델: SiC MOSFET 대 Si IGBT (1D 열 확산)

DC 링크 V_DD SiC 포화 전류 밀도 J₀ SiC 다이 두께

SiC 상면 금속

드라이버 차단 시점 t_off 시작 온도 T₀

SiC 견디는 시간 (계속 단락)—

IGBT 견디는 시간—

t_off에서 SiC 최고 온도—

SiC 단락 에너지 (t_off까지)—

왼쪽: 다이 최고 온도

T_{max}(t)

— SiC(초록, t_off에서 끔)·SiC 계속 단락(초록 점선)·IGBT(회색, J₀ = 1,000 A/cm², 120 µm, 계속 단락). 오른쪽: t_off 순간의 깊이별 온도. 수치 풀이는 2 µm 격자의 명시적 유한 차분이다. 해볼 것: ① 다이 두께를 350 → 60 µm로 바꿔도 견디는 시간이 거의 그대로인 이유는? ②

V_{DD}

를 400 V로 낮추면 몇 배가 되나(

\propto 1/V^2

)? ③ Cu 20 µm 상면 금속은 몇 µs를 벌어 주나? ④ PW-800 드라이버의 DESAT 응답 1 µs 미만 + 소프트 턴오프면 여유가 있는가?

SiC 인버터의 단락 보호PW-800 게이트 드라이버는 SiC용으로 DESAT 감지 응답 1 µs 미만, 소프트 턴오프(큰

R_G

로 천천히 꺼

L\,di/dt

과전압 억제)를 쓴다. IGBT용 3–5 µs 감지로는 SiC가 먼저 녹는다. 시뮬레이터 기본값(800 V, 150 °C 시작)에서 SiC는 약 2.5 µs, IGBT는 약 8 µs다 — 표의 "단락 내량 약 2–3 µs 대 6–10 µs"와 맞는다. 감지 회로와 Type I/II 단락은 11장, 단락·애벌런치 견고성 시험은 16장.

웨이퍼, 결함, 수율과 다이 크기

SiC MOSFET이 Si보다 비싼 이유의 대부분은 웨이퍼다. 4H-SiC 단결정은 2,000 °C 이상에서 승화법(PVT)으로 시간당 0.1–0.5 mm씩 자라고(Si 초크랄스키는 시간당 수 cm), 단단해서 자르고 연마하기도 어렵다. 지름은 150 mm가 주력이고 200 mm로 넘어가는 중이다. 웨이퍼 한 장의 원가가 Si의 수십 배인 데다, 결정 결함이 다이 수율을 깎는다(표, 그림 8-8). 결정·에피 공정과 결함은 ProcessBook·ThinFilmBook CVD 장과 이어진다.

그림 8-8. 4H-SiC 웨이퍼의 대표 결함. 마이크로파이프와 에피 표면 결함(당근·삼각)은 그 위 다이를 죽이는 치명 결함이고, TSD는 누설과 산화막 수명을, 잔존 BPD는 바이폴라 열화(6절)를 일으킨다. 수율 모델의

D_0

는 치명 결함 밀도다.

결함	대략 밀도	영향	대책
마이크로파이프 (MP)	< 0.1 cm⁻²	항복 실패 — 치명	결정 성장 개선(사실상 해결)
관통 나사 전위 (TSD)	100–1,000	누설↑, 산화막 수명↓	성장 조건, 스크리닝
관통 칼날 전위 (TED)	1,000–5,000	대체로 무해	—
기저면 전위 (BPD)	기판 수백–수천 → 에피 < 1	바이폴라 열화	BPD→TED 변환 에피, 재결합 버퍼
에피 표면 결함 (당근·삼각·입자)	0.1–1	항복·게이트 불량 — 치명	기판 표면 처리, 에피 청정도

치명 결함이 웨이퍼에 무작위(포아송)로 흩어져 있으면 면적 $A$ 인 다이가 결함을 하나도 갖지 않을 확률이 수율이다. 결함 밀도가 웨이퍼 안에서 고르지 않으면(가장자리에 몰리는 등) 머피 모델이 더 맞는다.

Y_{Poisson} = e^{-AD_0},\qquad Y_{Murphy} = \Big(\frac{1 - e^{-AD_0}}{AD_0}\Big)^2,\qquad N_{die} = \frac{\pi(d/2)^2}{A} - \frac{\pi d}{\sqrt{2A}}

C_{good} = \frac{C_{wafer}}{N_{die}\,Y},\qquad C_{switch} = \Big\lceil\frac{R_{on,sp}/R_{target}}{A_{act}}\Big\rceil\big(C_{good} + C_{asm}\big),\qquad A_{act} = (s - 2w_t)^2

d

: 유효 지름(가장자리 3 mm 제외),

s

: 다이 한 변,

w_t

≈ 0.25 mm: 에지 종단 폭(1200 V),

C_{asm}

: 다이당 조립·시험 비용.

R_{target}

= 2.0 mΩ(PW-800 스위치)에 필요한 활성 면적은 2.5/2.0 = 1.25 cm². 큰 다이는 종단 비율이 작고 조립 개수가 적지만 수율이 떨어진다. 그 사이에 원가 최소점이 있다.

SIMULATOR

웨이퍼 수율과 원가: 다이 크기 × 결함 밀도

웨이퍼

다이 한 변 s 치명 결함 밀도 D₀ 완성 웨이퍼 원가

수율 모델

웨이퍼당 다이 / 수율—

양품 다이 원가—

2.0 mΩ 스위치: 다이 수 / 원가—

원가 최소 다이 크기—

왼쪽: 웨이퍼 지도(결함 위치는 고정 시드의 포아송 표본, 빨강 = 불량 다이). 오른쪽 위: 다이 면적에 따른 수율(포아송 실선, 머피 점선). 오른쪽 아래: 2.0 mΩ 스위치 원가(다이당 조립·시험 0.5 $ 포함, 현재 점). 원가 단위 $는 교육용 상대값이다. 웨이퍼를 200 mm로 바꾸면 원가 기본값이 1.6배(2,400 $)로 바뀐다(면적은 1.78배). 해볼 것: ① PW-800 다이(4.5 mm,

D_0

= 0.5 cm⁻²)의 수율과 스위치 원가를 읽어라. ② 결함 밀도가 2 cm⁻²인 초기 웨이퍼라면 최적 다이 크기가 어떻게 바뀌나? ③ 200 mm 전환이 같은 결함 밀도에서 스위치 원가를 얼마나 내리나?

PW-800 스위치: 온저항과 접합 온도의 자기 일치

SiC의 $R_{DS(on)}$ 은 온도와 함께 오르고(2절), 온도는 손실이 정한다. 그래서 동작점은 "손실 → 온도 → 저항 → 손실"을 한 바퀴 돌아 스스로 맞아떨어지는 점이다. 3상 인버터 한 스위치의 손실을 상전류 실효값 $I_{rms}$ 로 쓰면(동기 정류로 스위치가 양방향 전류의 절반 주기를 맡는다고 근사)

P(T_j) = \underbrace{R_{DS(on)}(T_j)\frac{I_{rms}^2}{2}}_{\text{전도}} + \underbrace{\frac{f_{sw}}{\pi}\big(E_{on}+E_{off}\big)\frac{\sqrt2 I_{rms}}{400\,\text{A}}\frac{V_{dc}}{800\,\text{V}}}_{\text{스위칭}},\qquad T_j = T_{fluid} + R_{th,j\text{-}f}\,P(T_j)

E_{on}+E_{off}

= 20 mJ(800 V·400 A·150 °C, 온도 계수 +0.2 %/K),

R_{th,j\text{-}f}

= 0.12 K/W(스위치당), 냉각수 65 °C. 직선

y = T

와 곡선

y = T_{fluid} + R_{th}P(T)

의 교점이 동작점이고, 곡선의 기울기

R_{th}\,dP/dT

가 교점에서 1보다 작아야 안정하다. 기울기가 1을 넘으면 교점이 사라져 열 폭주가 된다(자세한 열 회로는 14장, 손실 계산은 13장).

SIMULATOR

전기-열 동작점: 손실 곡선과 $y = T$ 의 교점

상전류 I_rms 냉각수 온도 R_th,j-f 스위칭 주파수 DC 링크

동작점 T_j—

R_DS(on)(T_j) 스위치—

전도 / 스위칭 손실—

교점 기울기 R_th·dP/dT—

가로축 접합 온도, 세로축 "그 온도에서 계산한 손실이 만드는 접합 온도". 굵은 곡선

T_{fluid} + R_{th}P(T)

, 점선

y = T

, 점 = 동작점, 붉은 띠 = 설계 상한 150 °C 초과.

R_{DS(on)}(T)

은 2절 모델(평면,

D_{it}

= 10¹², 18 V)을 25 °C 2.0 mΩ에 맞춘 것. 해볼 것: ① 연속 250 A와 피크 450 A의

T_j

를 비교하라(피크는 10 s라 실제로는 열 용량 덕에 더 낮다). ② 냉각이 나빠져

R_{th}

가 0.4 K/W가 되면 교점이 어떻게 되나? ③ 같은 조건에서 스위칭 주파수를 40 kHz로 올리면?

핵심 정리

4H-SiC는 임계 전계가 약 8배라 1200 V 드리프트층이 약 10 µm·8×10¹⁵ cm⁻³면 되고, 단극 한계가 Si의 약 1/2,000이다. 그래서 1200 V에서도 MOSFET이 IGBT보다 낮은 손실을 낸다. 구조는 평면 DMOSFET과 p 차폐 트렌치.
온저항(약 2.5 mΩ·cm²)은 채널·JFET·드리프트·기판이 비슷한 몫을 나눈다. 채널 이동도는 계면 트랩 탓에 약 13–25 cm²/V·s로 낮고 온도와 함께 오르며, 드리프트는 $T^{2.2}$ 로 오른다. 합은 25 → 175 °C 약 1.6배(PW-800 2.0 → 3.2 mΩ).
SiO₂/SiC 계면 트랩은 유도 전하를 붙잡아 $V_{th}$ ↑, SS↑, 이동도↓를 만든다. NO 어닐이 $D_{it}$ 를 약 10¹³ → 10¹²로 낮춰 상용화를 열었다.
$V_{th}$ 는 약 −5 mV/K로 내려가고, PBTI(+)·NBTI(−)·게이트 스위칭 불안정(음의 끄기 전압이 깊을수록 +)으로 움직인다. 게이트 창 +15~+18 V/−5~0 V는 $R_{DS(on)}$ ·산화막 전계·밀러 여유·GSI의 타협이다.
산화막 전계는 켜짐 $V_{GS}/t_{ox}$ (약 3.6 MV/cm), 차단 시 $2.5E_{SiC}$ (트렌치 바닥 → p 차폐). 진성 TDDB 수명은 충분하고, 문제는 외인성 결함이므로 게이트 전압 스크리닝으로 ppm 불량을 걸러 낸다.
바디 다이오드 $V_F$ 약 3–4 V, $Q_{rr}$ 매우 작음 → 동기 정류가 기본. 다이오드 도통 시 잔존 BPD가 적층 결함으로 자라 $V_F$ · $R_{DS(on)}$ 이 오르는 바이폴라 열화는 BPD 변환 에피와 재결합 버퍼층으로 막는다.
단락 내량이 2–3 µs인 이유는 높은 전류 밀도와 표면 10 µm에 몰린 발열이다. 다이 두께는 상관없고 상면 열 용량·포화 전류·빠른 DESAT가 중요하다. 원가는 웨이퍼와 치명 결함 밀도가 정하며, 수율 $e^{-AD_0}$ 과 종단·조립 부담 사이에 최적 다이 크기가 있다.

확인 퀴즈

1. 1200 V SiC MOSFET의 $R_{DS(on)}$ 이 25 → 175 °C에서 약 1.6배로, 650 V Si 슈퍼정션(약 2.3배)보다 덜 오르는 가장 큰 이유는?

드리프트·JFET는

T^{2.2}

정도로 오르지만, 채널은 계면 전하에 의한 쿨롱 산란이 고온에서 약해지고

V_{th}

도 내려가 오히려 줄어든다. 계면이 나쁜 소자는 온도 계수가 0이나 음수가 되기도 한다.

2. NO 어닐로 $D_{it}$ 를 한 자릿수 줄였을 때 함께 일어나는 변화로 옳지 않은 것은?

트랩 전하가 줄면 같은 게이트 전압에서 붙잡히는 전자가 줄어 문턱 전압은 내려간다. 그래서 질화 후에는 p 바디 도핑이나 산화막 공정으로

V_{th}

를 다시 맞춘다.

3. 트렌치 SiC MOSFET이 차단 상태에서 SiC 쪽 전계 2 MV/cm를 받을 때, 홈 바닥 산화막 전계에 가장 가까운 값은?

\varepsilon_{ox}E_{ox} = \varepsilon_{SiC}E_{SiC}

이므로

E_{ox} = (9.7/3.9)\times2 \approx 5

MV/cm. 장기 신뢰성 기준(약 3–4 MV/cm)을 넘으므로 p 차폐층으로 바닥을 가린다.

4. SiC 인버터에서 게이트 끄기 전압을 −4 V에서 −10 V로 바꿨다. 예상되는 결과는?

깊은 음 바이어스는

C_{GD}\,dv/dt

스파이크에 대한 여유를 주지만, 축적 ↔ 반전 반복에서 정공 포획이 커져 GSI 이동이 지수적으로 늘고 산화막 음 전계도 커진다. 그래서 권장 끄기 전압은 −5~0 V 범위다.

5. 외인성 산화막 결함 때문에 8,000 h 누적 불량이 약 900 ppm으로 계산되었다. 가장 효과적인 대책은?

외인성 불량은 국부적으로 얇은 산화막에서 생기므로, 사용 수명 안에 깨질 경계

\delta^\ast(t_{use})

보다 작은 경계

\delta^\ast_s

를 만드는 스크린이 그 집단을 제거한다. 두꺼운 산화막은 같은 스크린 전압의 효과를 약하게 한다.

6. SiC MOSFET 바디 다이오드의 바이폴라 열화를 막는 데 직접 도움이 되지 않는 것은?

적층 결함은 잔존 BPD에서 전자-정공 재결합 에너지로 자란다. BPD를 줄이거나(변환 에피), 정공이 BPD에 닿기 전에 재결합시키거나(버퍼층), 다이오드 도통 자체를 줄이면(동기 정류) 막을 수 있다. 산화막 두께는 무관하다.

7. SiC MOSFET 다이를 350 µm에서 100 µm로 얇게 연마했다. 단락 내량(2–3 µs)은?

2–3 µs 동안 열이 퍼지는 거리

\sqrt{\alpha t}

는 약 20 µm라 열은 표면 근처 발열층과 금속화의 열 용량만으로 버틴다. 얇은 다이는 온저항(기판 몫)과 정상 동작 열저항에는 유리하지만 단락 내량에는 거의 영향이 없다.

8. 치명 결함 밀도 $D_0$ = 0.5 cm⁻²에서 다이 면적을 0.2 cm²에서 0.8 cm²로 키웠다. 포아송 수율은?

e^{-0.1} \approx 0.905

e^{-0.4} \approx 0.670

. 다이를 키우면 수율이 지수적으로 떨어진다. 대신 종단 비율과 조립 개수가 줄어 원가 최소점이 생긴다.

구조: 평면 DMOSFET과 차폐된 트렌치

1200 V 온저항 분해: 채널이 큰 몫을 차지한다

1200 V SiC 온저항 분해: 온도 × DitD_{it}Dit​ × 게이트 전압

SiO₂/SiC 계면: 트랩이 채널 전자를 빼앗는다

계면 트랩과 채널 전하: 가우스 법칙 풀이

문턱 전압: 온도, BTI, 게이트 스위칭 불안정

문턱 전압 이동: DC BTI와 스위칭 불안정

게이트 산화막: 전계와 TDDB 수명, 스크리닝

게이트 산화막 TDDB: 진성 수명, 외인성 결함, 스크리닝

바디 다이오드: VFV_FVF​ 3 V와 바이폴라 열화

바디 다이오드 VFV_FVF​와 적층 결함 확장

단락 내량: 왜 2–3 µs밖에 못 버티나

단락 열 모델: SiC MOSFET 대 Si IGBT (1D 열 확산)

웨이퍼, 결함, 수율과 다이 크기

웨이퍼 수율과 원가: 다이 크기 × 결함 밀도

PW-800 스위치: 온저항과 접합 온도의 자기 일치

전기-열 동작점: 손실 곡선과 y=Ty = Ty=T의 교점

핵심 정리

확인 퀴즈

1200 V SiC 온저항 분해: 온도 × $D_{it}$ × 게이트 전압

바디 다이오드: $V_F$ 3 V와 바이폴라 열화

바디 다이오드 $V_F$ 와 적층 결함 확장

전기-열 동작점: 손실 곡선과 $y = T$ 의 교점