Chapter 06

전력 MOSFET과 슈퍼정션

휴대폰 충전기의 동기 정류기, 서버 보드의 48 V→12 V 벅, 노트북 어댑터의 PFC 스위치는 대부분 실리콘 전력 MOSFET(power MOSFET)이다. 칩 한 장에 수백만 개의 작은 셀이 병렬로 서 있고, 전류는 칩을 위에서 아래로 관통한다. 이 장에서는 그 셀 하나를 해부한다. 온저항은 어디서 생기는가(전압 등급에 따라 병목이 채널에서 드리프트층으로 옮겨 간다), 스위칭 속도는 무엇이 정하는가(비선형 커패시턴스와 게이트 전하), 그리고 슈퍼정션이 어떻게 p·n 기둥의 전하 균형으로 3장의 단극 한계 $R_{on,sp} \propto BV^{2.5}$ 를 넘어서는지 계산한다. 끝으로 바디 다이오드·기생 BJT·애벌런치 내량처럼 데이터시트 뒷면에 숨은 견고성을 다룬다.

평면 DMOS·트렌치·차폐 게이트 트렌치·슈퍼정션 셀의 구조를 그리고 전자의 경로를 따라 온저항 성분(채널·축적·JFET·드리프트·기판·패키지)을 식으로 쓸 수 있다.
전압 등급과 셀 피치에 따라 어떤 성분이 지배하는지 판단하고, 30 V급과 650 V급 소자의 설계 손잡이가 왜 다른지 설명할 수 있다.
출력·전달 특성과 온도 계수( $R_{DS(on)}$ 의 양의 온도 계수, 영 온도 계수점)를 계산할 수 있다.
$C_{iss}, C_{oss}, C_{rss}$ 의 전압 의존성을 공핍 폭으로 설명하고, 게이트 전하 곡선( $Q_{GS}, Q_{GD}$ , 밀러 플래토)과 $E_{oss}$ , $R_{DS(on)}\cdot Q_G$ 성능 지수를 적분으로 구할 수 있다.
슈퍼정션의 전하 균형 조건과 불균형이 전계·항복 전압을 어떻게 바꾸는지 계산하고, 다중 에피와 트렌치 충전 공정을 비교할 수 있다.
바디 다이오드와 기생 BJT의 위험을 이해하고, 비클램프 유도성 스위칭(UIS)에서 애벌런치 에너지 $E_{AS}$ 와 접합 온도 상승을 계산할 수 있다.

수직 전력 MOSFET: 셀 수백만 개의 병렬

로직 MOSFET은 소스와 드레인이 표면에 나란히 놓인 수평 소자다. 전력 MOSFET은 드레인을 칩 뒷면 전체로 옮겨 전류가 칩을 수직으로 지나가게 만든다. 이렇게 하면 차단 전압을 맡는 두꺼운 저도핑 드리프트층을 칩 두께 방향으로 쌓을 수 있고, 앞면 전체를 셀로 채워 단위 면적당 채널 폭을 최대로 쓸 수 있다. 셀 구조는 세 세대를 거쳤다(그림 6-1). DeviceBook 전력 소자 장이 구조와 성분을 한 번 훑었다면, 이 장은 각 성분의 크기를 전압 등급별로 계산하고 동적 특성까지 내려간다.

평면 DMOS(double-diffused MOS, VDMOS): 같은 마스크 창으로 p 바디와 n⁺ 소스를 차례로 확산해 두 확산의 옆 퍼짐 차이로 채널 길이(약 1 µm)를 정한다. 채널은 표면에 수평이고, 전자는 채널 → 게이트 아래 축적층 → 두 p 바디 사이 좁은 목(JFET 영역) → 드리프트층 → n⁺ 기판으로 흐른다. 200 V 이상, 특히 슈퍼정션의 표면 구조로 여전히 쓰인다.
트렌치 MOSFET(UMOS): 게이트를 실리콘에 판 홈에 묻는다. 채널이 홈 벽을 따라 수직으로 서므로 JFET 목이 사라지고 셀 피치를 1–2 µm까지 줄일 수 있다. 12–60 V 저전압의 표준.
차폐 게이트 트렌치(shielded/split-gate trench, SGT): 홈을 깊게 파고 게이트 아래에 소스와 연결된 차폐 전극(필드 플레이트)을 두꺼운 산화막으로 감싸 넣는다. 차폐 전극이 메사를 옆에서 공핍시켜 전계를 사다리꼴로 펴 주므로 같은 BV에서 드리프트 도핑을 올릴 수 있고, 게이트-드레인 커패시턴스도 차폐된다. 40–250 V의 표준. 슈퍼정션과 같은 "옆에서 전하를 상쇄"하는 원리를 전극으로 구현한 것이다.

그림 6-1. 전력 MOSFET 셀의 세 세대(가로 과장). (a) 평면 DMOS: 표면 채널, 축적층, 두 p 바디 사이의 JFET 목. (b) 트렌치: 홈 벽 수직 채널로 JFET 영역이 없고 피치가 작다. p⁺(진한 분홍)는 바디 접촉. (c) 차폐 게이트: 깊은 홈 아래쪽의 소스 전위 전극이 메사를 옆에서 공핍시킨다(점선 노랑). 슈퍼정션은 6절, 3D 셀은 7절.

칩 위에서 보면(그림 6-2) 활성 영역은 피치 $p$ 로 반복되는 줄무늬(스트라이프) 또는 육각·정사각 셀로 덮여 있고, 가장자리에는 4장의 에지 종단이 한 바퀴 두른다. 게이트 패드에서 들어간 게이트 신호는 폴리실리콘 버스와 금속 핑거로 셀까지 퍼진다. 셀 하나의 채널 폭은 µm 단위지만 4×4 mm 칩에 1 µm 피치 스트라이프를 깔면 채널 폭의 합은 $2\times(4\ \text{mm})^2/1\ \mu\text{m} \approx 32$ m에 이른다. 전력 MOSFET은 "수십 m 폭의 MOSFET 하나"다.

그림 6-2. 칩 평면도와 셀 피치. 활성 영역은 피치

p

의 스트라이프 셀로 채워지고, 단위 면적당 채널 폭은

2/p

다. 활성 영역 밖의 에지 종단과 게이트 패드·버스는 전류를 흘리지 못하는 면적이므로, 같은 칩 크기에서 비율이 작을수록 좋다.

온저항 분해: 병목은 전압 등급이 정한다

온 상태의 $R_{DS(on)}$ 은 전자가 소스에서 드레인까지 지나는 저항들의 직렬 합이다. 면적에 무관한 비교를 위해 비온저항(specific on-resistance) $R_{on,sp} = R_{DS(on)}\cdot A$ (단위 mΩ·cm²)로 쓴다.

R_{on,sp} = R_{ch} + R_{acc} + R_{JFET} + R_{drift} + R_{sub},\qquad R_{DS(on)} = \frac{R_{on,sp}}{A_{act}} + R_{pkg}

A_{act}

는 활성 면적,

R_{pkg}

는 금속화·본드 와이어·리드 저항(TO-247 약 0.3–1 mΩ, 클립 본딩 소형 패키지 약 0.1–0.3 mΩ). 30 V급 1 mΩ 소자에서는

R_{pkg}

가 전체의 절반을 넘기도 한다.

각 성분을 셀 피치 $p$ 로 쓰면(바리가의 모델, 스트라이프 셀):

R_{ch} = \frac{L_{ch}\,p}{2\mu_{ch}C_{ox}(V_{GS}-V_{th})},\qquad R_{acc} = K_A\frac{(W_G - 2x_L)\,p}{4\mu_{acc}C_{ox}(V_{GS}-V_{th})},\qquad R_{JFET} = \rho_D\frac{x_p\,p}{a}

R_{drift} = \rho_D\left[\frac{p}{2}\ln\frac{p}{a} + t_D - \frac{p-a}{2}\right],\qquad \rho_D = \frac{1}{q\mu_n(N_D)N_D},\qquad R_{sub} = \rho_{sub}t_{sub}

L_{ch}

: 채널 길이,

C_{ox} = \varepsilon_{ox}/t_{ox}

W_G

: 게이트 폭(평면),

x_L

: p 바디의 옆 확산,

K_A \approx 0.6

. JFET 목 폭

a = W_G - 2x_L - 2W_0

(

W_0

: 영 바이어스 공핍 폭),

x_p

: p 바디 깊이. 드리프트 식의 첫 항은 전류가 폭

a

에서 45°로 퍼지는 구간, 둘째 항은 다 퍼진 뒤의 균일 구간이다. 트렌치에서는

a

를 홈 폭으로 바꾸고

R_{JFET} = 0

. 드리프트층

N_D

t_D

는 BV에 맞춘 최적 비펀치스루 설계(

N_D = (5.34\times10^{13}/BV)^{4/3}

t_D = 2.67\times10^{10}N_D^{-7/8}

, 3장), 이동도는

\mu_n = 88 + 1252/[1+(N_D/1.26\times10^{17})^{0.88}]

식을 보면 손잡이가 둘로 나뉜다. 채널·축적 성분은 피치에 비례하고 전압 등급과 무관하다. 드리프트 성분은 $BV^{2.5}$ 로 커진다. 따라서 30 V급에서는 피치를 줄이는 것(트렌치, 미세 공정)이 전부이고, 600 V급에서는 피치를 아무리 줄여도 드리프트층이 99 %를 차지한다. 그 벽을 넘는 방법이 차폐 게이트(저전압 쪽)와 슈퍼정션(고전압 쪽)이다.

그림 6-3. 온저항 성분의 직렬 사슬과 전압 등급별 비중(개념). 채널(주황)·축적(밝은 파랑)·JFET(노랑)·드리프트(남색)·기판(회색). 저전압 소자는 "표면 저항"을, 고전압 소자는 "몸통 저항"을 줄여야 한다.

SIMULATOR

온저항 성분 분해: 전압 등급 × 셀 피치 × 구조

셀 구조

정격 BV 셀 피치 p 게이트 전압 V_GS

총 R_on,sp—

가장 큰 성분—

Si 1D 한계 대비—

드리프트 N_D / 두께—

위: 성분별 막대(비중 %와 값). 아래: 각 구조를 대표 피치(평면 12, 트렌치 1.5, 차폐 2.5, SJ 5 µm)에 둔 총

R_{on,sp}

–BV 곡선(점선)과 현재 설정(점), 회색 실선은 Si 1D 한계

5.93\times10^{-9}BV^{2.5}

. 가정:

t_{ox}

= 50 nm,

\mu_{ch}

= 450(평면)·350(홈 벽) cm²/V·s,

V_{th}

= 3 V(평면)·2.5 V(트렌치), 기판 2 mΩ·cm × 100 µm. 차폐 게이트는 메사 전하

N_D w_m

= 2×10¹² cm⁻², 평균 전계 1.6×10⁵ V/cm(40–300 V에서만), SJ는 기둥 전하

N_D w_n

= 2×10¹² cm⁻²(400 V 이상). 피치가 그 구조의 최소값보다 작으면 최소값으로 고정된다. 해볼 것: ① 30 V 트렌치에서 피치를 3 → 0.8 µm로 줄여 보라. ② 600 V 평면에서 같은 일을 하면? ③ 평면 DMOS의 피치를 줄이면 JFET 목이 막혀 오히려 저항이 는다.

전압 등급	주된 구조	지배 성분	설계 손잡이	대표 $R_{on,sp}$ (약)
12–40 V	트렌치	채널·기판·패키지	피치↓, 기판 연마(50 µm 이하), 클립 패키지	0.05–0.15 mΩ·cm²
40–250 V	차폐 게이트 트렌치	드리프트(메사)·채널	홈 깊이·산화막 두께로 전하 균형, 피치↓	0.3–3 mΩ·cm² (100 V 약 0.5)
400–900 V	슈퍼정션(평면/트렌치 게이트)	기둥 드리프트	기둥 피치↓, 전하 균형 공정 여유	6–15 mΩ·cm² (650 V)
(참고) 600 V 평면	평면 DMOS	드리프트(약 95 %)	사실상 1D 한계에 묶임	약 60–100 mΩ·cm²

DC 서버 전원의 Si 비교 기준48 V → 12 V 벅의 Si 비교안은 100 V 차폐 게이트 트렌치 MOSFET이다. 시뮬레이터의 100 V 차폐 설정에서

R_{on,sp}

≈ 0.5 mΩ·cm²이면 3 mΩ을 얻는 활성 면적은 약 0.17 cm²(약 4×4 mm)다. 같은 3 mΩ의 100 V GaN은 면적이 몇 분의 1이라 게이트 전하·

Q_{oss}

가 작고, 그래서 상당 500 kHz(Si는 200 kHz)를 쓸 수 있다. 이 차이를 5절 끝 "최적 다이 크기" 시뮬레이터로 계산한다.

출력 특성과 온도: 양의 온도 계수와 영 온도 계수점

전력 MOSFET의 출력 특성은 로직 MOSFET과 모양이 같다(DeviceBook MOSFET 장). 다른 점은 채널 뒤에 직렬 드리프트 저항 $R_d$ 가 붙어 있다는 것이다. 채널 전압은 $V_c = V_{DS} - I_DR_d$ 이고, 채널 전류는 1차 모델로

I_D = \beta\left[(V_{GS}-V_{th})V_c - \tfrac12V_c^2\right]\ (V_c \lt V_{GS}-V_{th}),\qquad I_{D,sat} = \tfrac12\beta(V_{GS}-V_{th})^2,\qquad \beta = \frac{\beta_0(T/300)^{-1.8}}{1+\theta(V_{GS}-V_{th})}

\beta_0 = \mu_{ch}C_{ox}W/L

\theta

는 수직 전계에 의한 이동도 감소.

V_{th}(T)

는 약 −5~−7 mV/K로 떨어지고, 드리프트 저항은 격자 산란으로

R_d \propto (T/300)^{2.4}

로 오른다. 시뮬레이터는

I_D = I_{ch}(V_{DS}-I_DR_d)

를 이분법으로 푼다.

온도에 대한 두 가지 성질이 설계를 좌우한다. 첫째, 선형 영역의 $R_{DS(on)}$ 은 양의 온도 계수다(Si 고전압 소자는 25 → 150 °C에서 약 2–2.5배). 뜨거운 셀은 저항이 커져 전류를 덜 받으므로, 병렬 다이와 수백만 셀이 저절로 전류를 나눠 갖는다. 둘째, 포화 영역의 전달 특성에는 영 온도 계수점(zero temperature coefficient, ZTC)이 있다. 그보다 낮은 $V_{GS}$ 에서는 $V_{th}$ 하락이 이겨 뜨거울수록 전류가 늘어난다. 선형 모드(돌입 전류 제한, 전자 부하, 핫스왑)로 쓰면 뜨거운 셀에 전류가 몰려 열 폭주가 생긴다(스피리토 효과). 스위칭 소자는 이 영역을 수십 ns 만에 지나가므로 괜찮지만, 선형 모드용으로는 ZTC가 낮은 소자를 따로 고른다.

그림 6-4. 출력 특성(왼쪽)과 전달 특성의 영 온도 계수점(오른쪽). 스위치는 선형 영역 끝에서 온, 0 A 축에서 오프로만 머문다. 포화 영역은 단락(9절, 11장)이나 선형 모드에서만 지나간다.

SIMULATOR

650 V 슈퍼정션 40 mΩ: 출력·전달 특성과 온도

접합 온도 T_j 게이트 전압 V_GS 드레인 전류(R_DS(on) 측정점)

R_DS(on) (현재 T, V_GS, I_D)—

R(T)/R(25 °C)—

포화 전류 (V_DS 20 V)—

ZTC 점 (25↔T)—

왼쪽:

V_{GS}

= 5, 6, 7, 8 V와 현재

V_{GS}

(굵은 선)의 출력 특성, 점선은 같은

V_{GS}

의 25 °C 곡선. 오른쪽:

V_{DS}

= 20 V 전달 특성(25 °C 주황, 현재 온도 빨강)과 교차점 ZTC. 모델:

V_{th}

= 3.5 V − 6.5 mV/K·(T−25),

\beta_0

= 18 A/V²,

\theta

= 0.1 V⁻¹,

R_d

(25 °C) = 26 mΩ. 해볼 것: ① 150 °C에서

R_{DS(on)}

이 몇 배인가? 데이터시트의 "최대

R_{DS(on)}

"은 보통 25 °C 값이라 설계는 고온 값으로 해야 한다. ②

V_{GS}

를 6 V로 낮추면 채널 몫이 커져 온도 계수가 작아지지만

R_{DS(on)}

자체가 커진다. ③ ZTC보다 낮은

V_{GS}

에서 온도를 올리면 포화 전류가 는다.

비선형 커패시턴스: $C_{iss}, C_{oss}, C_{rss}$ 와 $E_{oss}$

스위칭 속도를 정하는 것은 셀 안의 세 커패시턴스다(그림 6-5). $C_{GS}$ 는 게이트와 소스·p 바디 사이 산화막 커패시턴스로 거의 일정하다. $C_{GD}$ 는 게이트가 드리프트층(평면의 JFET 목, 트렌치의 홈 바닥) 위에 겹친 부분으로, 산화막 커패시턴스와 그 아래 공핍층 커패시턴스의 직렬이다. $C_{DS}$ 는 p 바디/드리프트 pn 접합의 공핍 커패시턴스다. 데이터시트는 이것을 측정하기 쉬운 조합으로 적는다.

C_{iss} = C_{GS} + C_{GD},\qquad C_{oss} = C_{DS} + C_{GD},\qquad C_{rss} = C_{GD}

C_{GD}(V) = \left(\frac{1}{C_{ox,gd}} + \frac{W_d(V)}{\varepsilon_s A_{gd}}\right)^{-1},\qquad C_{DS}(V) = \frac{\varepsilon_s A_j}{W_d(V)},\qquad W_d(V) = \sqrt{\frac{2\varepsilon_s(V+V_{bi})}{qN_D}}

A_{gd}

: 게이트-드리프트 겹침 면적,

A_j

: 접합 면적,

V_{bi} \approx 0.7

W_d

는 드리프트 두께

t_D

에서 멈춘다(펀치스루).

V_{DG} \lt 0

(

V_{DS} \lt V_{GS}

)이면 게이트 아래가 축적되어

C_{GD} = C_{ox,gd}

로 커진다 — 게이트 전하 곡선 3구간이 가파르지 않은 이유다.

그림 6-5. 셀 속 세 커패시턴스.

C_{GD}

(밀러 커패시턴스)는 게이트 아래 공핍층(노랑)이

V_{DS}

와 함께 깊어지며 급히 작아진다.

C_{DS}

는 p 바디 접합(점선)의 공핍 커패시턴스. 슈퍼정션에서는 p 기둥 옆벽 전체가 접합이 되어 저전압

C_{DS}

가 수십 배 크다.

슈퍼정션은 이 곡선 모양을 크게 바꾼다. 깊이 $t$ 의 기둥이 피치 $p$ 로 서 있으면 접합 옆벽 면적이 $A_{side} = 2tA/p$ 로 칩 면적의 15–20배다. 낮은 전압에서는 이 거대한 옆벽 접합이 $C_{oss}$ 를 키우다가, 기둥이 옆으로 다 공핍되는 전압

V_{dep} \approx \frac{qN_D w_n^2}{4\varepsilon_s} - V_{bi}

같은 도핑·같은 폭의 n·p 기둥이 각자 양옆에서 공핍된다고 본 값.

N_D

= 8×10¹⁵ cm⁻³,

w_n

= 2.5 µm이면

V_{dep}

≈ 18 V. 이 전압을 지나면 공핍층이 기둥 전체를 덮어 커패시턴스가 "깊이

t

의 평행판" 수준(

\varepsilon_s A/t

)으로 두세 자릿수 떨어진다.

에서 절벽처럼 떨어진다. 그래서 SJ의 $C_{oss}$ 는 0 V에서 수십 nF, 400 V에서 수십 pF이다. 이 비선형성 때문에 하나의 숫자로는 출력 커패시턴스를 말할 수 없고, 두 가지 등가값을 쓴다.

Q_{oss}(V) = \int_0^{V} C_{oss}\,dv,\qquad E_{oss}(V) = \int_0^{V} v\,C_{oss}\,dv,\qquad C_{o(tr)} = \frac{Q_{oss}}{V},\qquad C_{o(er)} = \frac{2E_{oss}}{V^2}

C_{o(tr)}

(시간 등가)은 정전류로 충전할 때 걸리는 시간(ZVS 데드 타임 설계),

C_{o(er)}

(에너지 등가)은 저장 에너지를 준다. 하드 스위칭 턴온에서

E_{oss}

는 채널에서 모두 열이 된다:

P_{oss} = E_{oss}f_{sw}

. SJ는

Q_{oss}

가 저전압 쪽에 몰려 있어

C_{o(tr)} \gg C_{o(er)}

이다(LLC·ZVS 회로에서 불리, 하드 스위칭에서 유리).

SIMULATOR

C–V 곡선과 $Q_{oss}$ · $E_{oss}$ 적분: 슈퍼정션 vs 평면

650 V 소자 구조

활성 면적 A SJ 기둥 폭 w_n (피치/2) 평가 전압 V 스위칭 주파수

R_DS(on) (25 °C, 이 면적)—

C_iss / C_oss / C_rss @V—

Q_oss / E_oss @V—

C_o(tr) / C_o(er)—

P_oss = E_oss·f · R·E_oss—

왼쪽(로그):

C_{iss}

(주황),

C_{oss}

(파랑),

C_{rss}

(노랑)과

V_{dep}

(점선). 오른쪽: 적분한

Q_{oss}(V)

와

E_{oss}(V)

. 모델: SJ 기둥 깊이 40 µm, 기둥 전하

N_Dw_n

= 2×10¹² cm⁻²(폭을 바꾸면 도핑이 반비례), 게이트 겹침

A_{gd}

= 0.32A,

t_{ox}

= 100 nm,

C_{GS}

= 44 nF/cm²(SJ)·12 nF/cm²(평면 피치 12 µm). 평면은 3장의 최적 NPT 드리프트(약 3.6×10¹⁴ cm⁻³, 약 49 µm). 기본 면적 0.14 cm²가 SJ 40 mΩ이다. 해볼 것: ① 같은 면적에서 SJ와 평면의

R_{DS(on)}

을 비교한 뒤, 평면의 면적을 늘려 같은 온저항을 만들면

E_{oss}

가 어떻게 되나? ② 기둥 폭을 줄이면

V_{dep}

가 낮아지고 절벽이 더 가팔라진다. ③ 100 kHz 하드 스위칭에서

P_{oss}

를 전도 손실과 비교해 보라.

게이트 전하와 밀러 플래토, 성능 지수

게이트 드라이버가 실제로 다루는 양은 커패시턴스가 아니라 게이트 전하(gate charge)다. 유도성 부하를 정전류로 켜는 상황(드레인에 $V_{DD}$ , 부하 전류 $I_D$ )에서 게이트에 정전류를 넣으면 $V_{GS}$ 는 세 구간을 지난다(그림 6-6).

$Q_{GS}$ 구간: $V_{GS}$ 가 0 → $V_{th}$ → 플래토 전압 $V_{pl}$ 로 오른다. $V_{DS} = V_{DD}$ 라 $C_{GD}$ 는 작고, 주로 $C_{GS}$ 를 충전한다. $V_{th}$ 를 넘으면 드레인 전류가 $I_D$ 까지 오른다.
$Q_{GD}$ 구간 = 밀러 플래토: 전류가 $I_D$ 에 도달하면 $V_{GS}$ 는 $V_{pl} = V_{th} + \sqrt{2I_D/\beta}$ 에 묶이고, 게이트 전류는 전부 $C_{GD}$ 를 방전하며 $V_{DS}$ 를 $V_{DD}$ 에서 $I_DR_{DS(on)}$ 까지 끌어내린다. 이 구간의 길이가 전압 하강 시간 = 스위칭 손실이다.
나머지: $V_{DS}$ 가 바닥에 닿으면 게이트 아래가 축적되어 $C_{iss} \approx C_{GS} + C_{ox,gd}$ 로 다시 $V_{GS}$ 가 구동 전압까지 오른다. 이 구간의 전하는 $R_{DS(on)}$ 을 마저 낮추는 데 쓰인다.

Q_G = \underbrace{\int_0^{V_{pl}}\!\big(C_{GS} + C_{GD}(V_{DD}-v)\big)dv}_{Q_{GS}} + \underbrace{\int_{V_{DS(on)}}^{V_{DD}}\!C_{GD}(v)\,dv}_{Q_{GD}} + \int_{V_{pl}}^{V_{drv}}\!\big(C_{GS} + C_{ox,gd}\big)dv,\qquad t_{pl} = \frac{Q_{GD}}{I_G},\quad I_G = \frac{V_{drv}-V_{pl}}{R_G}

V_{DS(on)} = I_DR_{DS(on)}

. 플래토 동안 게이트 전류는

(V_{drv}-V_{pl})/R_G

로 일정하므로 전압 하강 시간

t_{pl}

은

Q_{GD}

에 비례한다. 실제 파형(공통 소스 인덕턴스,

di/dt

, 링잉)은 10장, 구동 회로는 11장.

그림 6-6. 게이트 전하 곡선(정전류 게이트 구동, 유도성 부하). 밀러 플래토는

C_{GD}

가 게이트 전류를 다 가져가

V_{GS}

가 멈춘 구간이다.

V_{DS}

(파랑)는 플래토 동안 떨어지는데,

C_{GD}

가 저전압에서 커지므로 꼬리가 길어진다.

SIMULATOR

게이트 전하 곡선 적분과 밀러 플래토

650 V 40 mΩ 소자

V_DD 부하 전류 I_D 구동 전압 V_drv 게이트 저항 R_G

V_pl—

Q_GS / Q_GD / Q_G—

플래토 시간 / 평균 dv/dt—

FOM R·Q_G / R·Q_GD—

V_{GS}

(주황)와

V_{DS}

(파랑, 오른쪽 축)를 게이트 전하에 대해 그렸다. 앞 시뮬레이터와 같은 커패시턴스 모델을 위 식으로 수치 적분했다(각 구간 400 단계). 평면은 SJ와 같은 40 mΩ이 되도록 면적을 키운 소자다. 해볼 것: ①

V_{DD}

를 400 → 100 V로 낮춰도 SJ의

Q_{GD}

는 거의 그대로다(전하가

V_{dep}

아래에 몰려 있다). ② 부하 전류를 올리면

V_{pl}

이 올라 플래토 게이트 전류가 줄고 플래토가 길어진다. ③ 평면 소자의

Q_G

는 몇 배인가? PW-800 비교 기준표의 SJ 40 mΩ

Q_G

약 90 nC와 비교해 보라.

스위치의 손실은 전도 손실( $\propto R_{DS(on)}$ )과 스위칭·구동 손실( $\propto Q_{GD}, Q_G, Q_{oss}$ )로 나뉜다. 같은 기술로 다이를 키우면 $R$ 은 $1/A$ 로 줄고 전하는 $A$ 로 늘어 곱 $R_{DS(on)}\cdot Q_G$ 는 면적과 무관하다. 그래서 이 곱이 기술의 성능 지수(figure of merit, FOM)가 된다. 주어진 회로에서 손실을 $P(A) = a/A + bA$ 로 쓰면 최적 면적과 최소 손실은

A^\ast = \sqrt{\frac{a}{b}},\qquad P_{min} = 2\sqrt{ab},\qquad a = I_{rms}^2R_{on,sp},\quad b = f_{sw}\Big(V_{in}I_o\frac{q_{GD}+q_{GS2}}{I_G} + q_GV_{drv} + q_{oss}V_{in}\Big)

소문자

q

는 단위 면적당 전하(nC/cm²).

P_{min} \propto \sqrt{R_{on,sp}\,q}

, 곧 FOM의 제곱근에 비례한다. 최적점에서는 전도 손실과 주파수 의존 손실이 같다. 주파수를 4배로 올리면 최적 면적은 절반, 최소 손실은 2배가 된다.

SIMULATOR

최적 다이 크기: 48 V → 12 V 벅 상측 스위치

100 V 기술

스위칭 주파수 상당 출력 전류 게이트 전류 I_G

최적 면적 A*—

그때 R_DS(on)—

최소 손실 (상측 1개)—

상당 효율 영향—

V_{in}

= 48 V,

D

= 0.25,

V_{drv}

= 5 V(GaN)·10 V(Si). 곡선: 전도 손실(주황), 스위칭(빨강), 구동+

Q_{oss}

(파랑), 합(굵은 선), 최적점. 기술 값(교육용, 약): 트렌치

R_{on,sp}

1.0 mΩ·cm²,

q_G

300,

q_{GD}

120,

q_{oss}

400 nC/cm²; 차폐 게이트 0.45 / 330 / 60 / 520; GaN 0.3 / 120 / 15 / 250. 효율 영향은 상당 250 W 대비 상측 스위치 손실 비율. 해볼 것: ① 차폐 게이트에서 200 kHz → 500 kHz로 올리면 손실이 몇 배가 되나? ② 같은 500 kHz에서 GaN으로 바꾸면? PW-800 DC 서버 전원이 GaN 500 kHz, Si 200 kHz를 비교하는 이유다. ③ 게이트 전류를 키우면(구동 저항↓) 최적 면적이 커진다.

조건 →	$Q_{GD}$ ·스위칭 시간	$R_{DS(on)}$	총 손실
같은 기술, 다이 면적 ×2	×2	×½	최적 면적 근처면 거의 같음, 고주파면 ↑
게이트 저항 $R_G$ ↑	플래토 길어짐(∝ $R_G$ )	그대로	스위칭 손실↑, 오버슈트·EMI↓
구동 전압 $V_{drv}$ ↑	플래토 게이트 전류↑ → 빨라짐	약간↓	구동 전력 $Q_GV_{drv}f$ ↑
$V_{DD}$ ↓ (SJ)	$Q_{GD}$ 거의 그대로	그대로	$E_{oss}$ ·스위칭 손실↓
차폐 게이트 도입	$q_{GD}$ 크게↓	$R_{on,sp}$ ↓	FOM 2–4배 개선

슈퍼정션: 전하 균형으로 1D 한계 넘기

3장의 단극 한계는 "드리프트층의 도너 전하가 수직 전계의 기울기를 만든다"는 1차원 가정에서 나왔다. 도핑을 올리면 전계가 가파른 삼각형이 되어 짧은 거리에서 임계 전계에 닿으므로 두께와 도핑을 함께 맞춰야 했고, 그 결과가 $R_{on,sp} \propto BV^{2.5}$ 다. 슈퍼정션(superjunction, SJ)은 이 가정을 깬다. 드리프트층을 폭 수 µm의 n 기둥과 p 기둥이 번갈아 선 구조로 바꾸고 두 기둥의 전하를 같게( $N_Dw_n = N_Aw_p$ ) 맞춘다. 역바이어스가 수십 V를 넘으면 기둥들이 옆으로 먼저 다 공핍되고, 그 뒤로는 알짜 전하가 0인 층처럼 행동해 수직 전계가 직사각형이 된다(그림 6-7).

그림 6-7. (a) n·p 기둥이 번갈아 선 슈퍼정션 드리프트층. 차단 상태에서는 기둥 전체가 공핍된다(노랑). (b) 수직 전계. 전하가 균형이면 기울기 0의 직사각형, 불균형

\delta = (N_Aw_p - N_Dw_n)/(N_Dw_n)

이 있으면 알짜 전하

q\delta N_D/2

가 기울기를 만들어 사다리꼴이 된다. 같은 최대 전계에서 넓이(BV)가 줄어든다.

전계가 직사각형이면 $BV \approx E_{c,eff}\,t$ 이고, 도핑은 BV가 아니라 옆 공핍 조건이 정한다. 기둥을 옆으로 다 공핍시킬 때 접합의 옆 전계 $E_{lat} = qN_Dw_n/(2\varepsilon_s)$ 가 임계 전계보다 충분히 작아야 하므로 기둥 전하 $N_Dw_n$ 에는 상한(약 2–4×10¹² cm⁻²)이 있다. n 기둥이 면적의 절반을 차지하므로

R_{on,sp}^{SJ} \approx \frac{2t}{q\mu_nN_D} = \frac{2t\,w_n}{q\mu_n(N_Dw_n)} \propto BV\cdot p,\qquad \int_0^{t}\alpha\!\left(\sqrt{E_v(y)^2 + (\kappa E_{lat})^2}\right)dy = 1

BV에 1차, 피치에 1차로 비례한다(정밀 이론에서는

BV^{1.3}

안팎). 오른쪽은 이 장의 항복 판정이다: 수직 전계

E_v(y)

에 옆 전계를 가중치

\kappa

= 0.6으로 더해 Si 풀롭 이온화 계수

\alpha = 1.8\times10^{-35}E^7

을 적분한다. 불균형이 있으면

E_v(y) = \max(0, E_p - s y')

s = q|\delta|N_D/(2\varepsilon_s)

y'

은 전계 최대점(n 과잉이면 위, p 과잉이면 아래)에서 잰 거리.

\kappa E_{lat}

가 임계 전계를 넘으면 기둥이 다 공핍되기 전에 항복하므로 BV는 그 도핑의 일반 접합 수준으로 무너진다.

SIMULATOR

슈퍼정션 전하 균형: 전계 분포·공정 창·단극 한계

기둥 깊이 t 피치 p (w_n = p/2) n 기둥 도핑 N_D 전하 불균형 δ (+ = p 과잉)

BV—

R_on,sp (드리프트)—

같은 BV의 Si 1D 한계—

N_D·w_n / 옆 전계—

BV 90 % 유지 δ 창—

왼쪽 위: 항복 순간의 수직 전계

E_v

(노랑)와 옆 전계

E_{lat}

(점선), 세로축이 깊이. 오른쪽 위: 불균형 δ에 따른 BV(현재 도핑 실선, 절반 도핑 점선)와 90 % 창. 아래:

R_{on,sp}

–BV(로그). 회색은 Si 1D 한계, 파랑은 현재 피치·기둥 전하로 깊이만 바꾼 SJ 설계선, 초록 점선은 4H-SiC 1D 한계, 점은 현재 설정. 해볼 것: ① 기본값에서 BV와 한계 대비 저항을 읽어라. ② 도핑을 두 배로 올리면 저항은 절반이지만 δ 창이 좁아진다 — 공정 여유와 온저항의 트레이드오프. ③ 도핑을 더 올려

N_Dw_n

이 약 4×10¹² cm⁻²를 넘으면 BV가 무너진다. 피치를 줄이면 다시 산다. 세대 진화(피치 15 → 5 µm 이하)가 이것이다.

남은 문제는 깊이 40 µm 안팎, 폭 수 µm의 기둥을 ±5–10 % 전하 정밀도로 만드는 일이다. 두 가지 공정이 쓰인다(그림 6-8). 다중 에피(multi-epitaxy)는 얇은 n 에피를 키우고 p 이온 주입을 하는 일을 6–10번 되풀이한 뒤 열처리로 주입층을 위아래로 이어 붙인다. 정밀하지만 단계가 많고, 확산 때문에 피치를 줄이기 어렵다. 트렌치 충전(deep trench refill)은 n 에피에 깊은 홈을 파고 p형 에피로 다시 채운다. 피치를 줄이기 쉽고 단계가 적지만, 높은 종횡비 식각과 빈틈 없는 에피 충전, 홈 벽 각도에 따른 전하 분포가 관건이다(DopingBook의 이온 주입·확산과 같은 손잡이다).

그림 6-8. 슈퍼정션 기둥을 만드는 두 공정. 어느 쪽이든 목표는 전하 불균형

|\delta|

를 수 % 안에 묶는 것이다. 위 시뮬레이터의 δ 창이 곧 공정 창이다.

OB 충전기의 650 V 비교 기준PW-800 비교 기준표의 Si 슈퍼정션 40 mΩ은

Q_G

약 90 nC, 바디 다이오드

Q_{rr}

약 10 µC이다. 온저항·게이트 전하는 SiC 40 mΩ(

Q_G

약 60 nC)과 큰 차이가 없지만,

Q_{rr}

이 100배다. 토템폴 PFC의 고속 레그처럼 바디 다이오드가 하드 정류되는 자리에는 SJ를 쓸 수 없고(8절), 저속(50/60 Hz) 레그나 LLC처럼 ZVS로 다이오드가 부드럽게 꺼지는 자리에만 쓴다. 65 kHz CCM 고속 레그에는 GaN 또는 SiC가 들어간다.

3D 셀 해부: 트렌치와 슈퍼정션

아래 3D 모델은 트렌치 MOSFET 4셀과 슈퍼정션 4피치를 잘라 낸 블록이다. 앞면이 단면이고 안쪽(z 방향)으로 스트라이프가 이어진다. 온 상태에서는 전자(파란 점)가 소스에서 채널을 지나 드리프트층으로 퍼지고, 차단 상태에서는 $V_{DS}$ 에 따라 공핍층(노란 반투명)이 자란다. 트렌치는 p 바디 접합에서 아래로 $W_d = t_D\sqrt{V/BV}$ 만큼(비펀치스루 최적 설계), 슈퍼정션은 먼저 기둥 옆벽에서 옆으로 $x = (w_n/2)\sqrt{(V+V_{bi})/(V_{dep}+V_{bi})}$ 만큼 자라다가 $V_{dep}$ 를 넘으면 기둥 전체를 덮는다.

트렌치 MOSFET 셀과 슈퍼정션 기둥: 전류 경로와 공핍

구조

상태

차단 전압 V_DS (정격 대비) 전자 흐름 공핍층 소스 금속 자동 회전

V_DS—

공핍 깊이 / 옆 공핍—

최대 전계 (1D 추정)—

전류 경로—

드래그로 회전, 휠로 확대. 가로·세로 축척은 다르다(트렌치 피치 1.5 µm·드리프트 약 6 µm, SJ 피치 5 µm·기둥 40 µm). 색: 파랑 계열 n형(진할수록 n⁺), 분홍 p형, 하늘색 산화막, 갈색 폴리실리콘 게이트, 회색 금속. 해볼 것: ① 트렌치 차단 상태에서 전압을 올리면 공핍층이

\sqrt V

로 아래로 자라 정격에서 드리프트층 바닥에 닿는다. ② SJ로 바꾸면 수 % 전압에서 이미 옆 공핍이 끝나 기둥 전체가 노랗다 — 그래서

C_{oss}

가 절벽처럼 떨어진다(4절). ③ 온 상태 SJ에서 전자는 n 기둥만 타고 내려간다(면적의 절반 → 저항식의 인자 2).

바디 다이오드와 기생 BJT

소스 금속은 n⁺ 소스와 p 바디를 함께 덮는다. 그래서 p 바디/n⁻ 드리프트 접합이 소스→드레인 방향의 바디 다이오드(body diode)가 된다. 하프 브리지에서 데드 타임 동안 이 다이오드가 부하 전류를 흘리고, 반대편 스위치가 켜질 때 역회복한다. 실리콘 바디 다이오드는 수명 제어 없는 PiN 다이오드라 저장 전하가 크다( $Q_{rr} = I_F\tau$ , 5장). 슈퍼정션은 p 기둥까지 접합 면적이 넓어 더 나쁘다: 40 mΩ급 $Q_{rr}$ 약 10 µC, 역회복 끝에서 기둥이 갑자기 공핍되며 전류가 뚝 끊기는 스냅 경향까지 있다. 전자선·백금 수명 제어로 $Q_{rr}$ 을 몇 분의 1로 줄인 "고속 바디 다이오드" SJ 계열이 따로 있지만, 대신 누설과 $R_{DS(on)}$ 이 조금 나빠진다.

더 위험한 것은 셀 속에 숨은 기생 BJT다. n⁺ 소스(이미터) – p 바디(베이스) – n⁻ 드리프트(컬렉터)가 NPN 트랜지스터를 이룬다. 소스 금속이 p 바디를 이미터에 단락해 두었지만, n⁺ 소스 아래 p 바디에는 옆 저항 $R_B$ 가 남는다. p 바디를 따라 흐르는 정공 전류 $I_h$ 가 $I_hR_B \gtrsim 0.6$ –0.7 V를 만들면 BJT가 켜지고, 고전압에서 애벌런치 증배와 맞물려 2차 항복(전류 집중 → 국소 용융)으로 소자가 파괴된다. 정공 전류의 출처는 세 가지다.

애벌런치: 항복 중 생긴 정공이 p 바디로 흘러든다(9절).
dv/dt 변위 전류: $I_h = C_{DS}\,dv/dt$ . 바디 다이오드 역회복 중 급격한 dv/dt가 특히 위험하다(정격 "다이오드 dv/dt").
역회복 저장 전하: 다이오드 전도 중 드리프트층에 쌓인 정공이 역회복 때 p 바디로 쓸려 나간다.

그림 6-9. 셀 속 기생 BJT. p⁺ 바디 접촉과 짧은 n⁺ 소스로

R_B

를 줄이는 것이 견고성 설계의 핵심이다. 이 구조는 IGBT의 래치업(7장)과 같은 뿌리를 갖는다.

그래서 견고한 셀은 n⁺ 소스를 짧게, p⁺ 바디 접촉을 깊고 진하게 만들어 $R_B$ 를 줄인다. SJ에서는 p 기둥이 정공의 낮은 저항 통로가 되어 오히려 유리한 면도 있다. 바디 다이오드의 하드 정류가 피할 수 없는 회로라면, 소자 밖에서 해결한다: 병렬 SiC 쇼트키 다이오드, 데드 타임 최소화, 또는 처음부터 $Q_{rr}$ 이 거의 없는 SiC MOSFET(8장)·GaN HEMT(9장)를 쓴다.

애벌런치 내량과 $E_{AS}$

유도성 부하를 끌 때 클램프(프리휠 다이오드·스너버)가 없거나 느리면 인덕터 전류가 갈 곳이 없어 $V_{DS}$ 가 항복 전압까지 올라가고, 소자가 애벌런치 상태로 전류를 흘려 인덕터 에너지를 흡수한다. 이것을 시험하는 회로가 비클램프 유도성 스위칭(unclamped inductive switching, UIS)이다(그림 6-10). 애벌런치 동안 $V_{DS} = V_{(BR)}$ 로 고정되므로 전류는 직선으로 줄고, 소자가 흡수하는 에너지는

t_{av} = \frac{L I_{AS}}{V_{(BR)} - V_{DD}},\qquad E_{AS} = \int_0^{t_{av}} V_{(BR)}\,i(t)\,dt = \frac12LI_{AS}^2\,\frac{V_{(BR)}}{V_{(BR)}-V_{DD}}

V_{DD}

도 애벌런치 동안 에너지를 보태므로 인자

V_{(BR)}/(V_{(BR)}-V_{DD})

가 붙는다. 실제

V_{(BR)}

은 정격의 1.1–1.3배이고 온도와 함께 오른다(약 +0.1 %/K, 3장의 양의 온도 계수). 접합 온도는 펄스 전력

P(t) = V_{(BR)}i(t)

를 과도 열 임피던스(포스터 회로)로 적분해 구한다:

dT_k/dt = (PR_k - T_k)/\tau_k

T_j = T_0 + \sum_kT_k

그림 6-10. UIS 시험. 게이트를 켜 인덕터 전류를

I_{AS}

까지 키운 뒤 끄면 소자가 애벌런치로 인덕터 에너지를 흡수한다. 파괴 기준은 접합 온도가 진성 온도 근처(Si 드리프트 도핑에서 약 350–400 °C)에 닿아 기생 BJT·열 폭주가 일어나는 시점이다.

SIMULATOR

UIS 애벌런치: $E_{AS}$ 와 접합 온도

인덕턴스 L 애벌런치 전류 I_AS V_DD 시작 온도 T₀

t_av—

E_AS—

최대 T_j—

판정 / 이 L에서 최대 I_AS—

650 V SJ 40 mΩ(TO-247 가정):

V_{(BR)}

= 700 V(25 °C), +0.09 %/K. 포스터 열 회로(접합–케이스)

R_k

= 0.01, 0.04, 0.10, 0.15, 0.10 K/W,

\tau_k

= 5 µs, 50 µs, 0.5 ms, 5 ms, 50 ms(합 0.4 K/W), 케이스는

T_0

로 고정. 파괴 판정

T_j

≥ 380 °C(교육용). 위:

i_D

(주황),

v_{DS}

(파랑), 아래:

T_j

(빨강). 해볼 것: ① 같은

E_{AS}

라도 L이 작고 전류가 크면(짧은 펄스) 열이 퍼질 시간이 없어 더 뜨겁다 — 데이터시트의

E_{AS}

는 반드시 조건(

L, I_{AS}, T_0

)과 함께 읽어야 한다. ② 시작 온도 150 °C에서 최대

I_{AS}

는 얼마나 줄어드나? ③

V_{DD}

를 올려

V_{(BR)}

에 가까워지면

t_{av}

가 길어져 에너지가 커진다.

반복 애벌런치와 "애벌런치 정격"단일 펄스

E_{AS}

는 파괴 시험이다. 반복 애벌런치(

E_{AR}

)는 평균 온도와 핫 캐리어 주입에 의한 파라미터 이동을 함께 보므로 훨씬 작게 정격된다. 정상 동작에서 애벌런치를 쓰는 설계(클램프 없는 플라이백 등)는 피하고, 서지·고장 때의 마지막 방어선으로만 생각한다. SiC MOSFET도 애벌런치 내량이 있지만, GaN HEMT에는 애벌런치가 없다(9장) — 과전압 여유를 정격 전압 쪽에서 확보해야 한다.

GC GaN 충전기와 Si 동기 정류기65 W 어댑터의 1차 스위치는 650 V GaN이지만, 2차 동기 정류기는 보통 100–150 V Si 트렌치·차폐 게이트 MOSFET이다. 출력 20 V에서 플라이백 2차 스위치의 차단 전압은

V_{out} + V_{in}/n

에 누설 인덕턴스 링잉이 더해져 80–100 V에 이르고, 여기서 기생 링잉이 애벌런치로 들어가지 않게 RC 스너버나 정격 여유를 둔다. 이 자리는 전도 손실이 지배하므로

R_{DS(on)}

이 작은 차폐 게이트가 유리하다.

핵심 정리

전력 MOSFET은 수직 소자로, 피치 $p$ 의 셀 수백만 개가 병렬이다. 구조는 평면 DMOS → 트렌치(JFET 제거, 피치 1–2 µm) → 차폐 게이트(메사 옆 공핍)로 진화했고, 고전압은 슈퍼정션이 맡는다.
$R_{on,sp} = R_{ch} + R_{acc} + R_{JFET} + R_{drift} + R_{sub}$ . 채널·축적은 $\propto p/(V_{GS}-V_{th})$ , 드리프트는 $\propto BV^{2.5}$ . 저전압은 피치·기판·패키지, 고전압은 드리프트가 병목이다.
$R_{DS(on)}$ 은 양의 온도 계수(Si 고전압 25 → 150 °C 약 2.3배)라 병렬이 안정하다. 포화 영역에는 ZTC점이 있고 그 아래 $V_{GS}$ 에서는 열적으로 불안정하다(선형 모드 주의).
$C_{iss} = C_{GS} + C_{GD}$ , $C_{oss} = C_{DS} + C_{GD}$ , $C_{rss} = C_{GD}$ . 공핍 폭이 $\sqrt V$ 로 자라 커패시턴스가 비선형이고, SJ는 $V_{dep}$ (수십 V)에서 절벽처럼 떨어진다. $E_{oss} = \int vC_{oss}dv$ , $Q_{oss} = \int C_{oss}dv$ , 등가값 $C_{o(er)}, C_{o(tr)}$ .
게이트 전하 곡선: $Q_{GS}$ → 밀러 플래토( $Q_{GD}$ , $V_{pl} = V_{th} + \sqrt{2I_D/\beta}$ ) → 나머지. 플래토 시간 = $Q_{GD}/I_G$ . FOM $R_{DS(on)}\cdot Q_G$ 는 면적과 무관하고, 최적 다이 손실은 $\sqrt{\text{FOM}}$ 과 $\sqrt{f}$ 에 비례한다.
슈퍼정션은 n·p 기둥의 전하 균형으로 전계를 직사각형으로 만들어 $R_{on,sp} \propto BV\cdot p$ 를 얻는다. 기둥 전하 $N_Dw_n$ 약 2–4×10¹² cm⁻² 상한, 전하 불균형 δ의 공정 창이 도핑과 트레이드오프한다.
바디 다이오드(Si SJ $Q_{rr}$ 약 10 µC)와 기생 NPN( $I_hR_B \gtrsim 0.6$ V)이 견고성의 약점이다. UIS 애벌런치 에너지 $E_{AS} = \tfrac12LI^2V_{(BR)}/(V_{(BR)}-V_{DD})$ 이고, 파괴는 펄스 길이와 열 임피던스가 정하는 접합 온도로 판정한다.

확인 퀴즈

1. 30 V 트렌치 MOSFET의 $R_{on,sp}$ 을 더 낮추려 한다. 가장 효과가 큰 손잡이는?

30 V급에서는 채널(∝ 피치)과 기판·패키지 저항이 대부분이다. 드리프트는 얇아 비중이 작고, 슈퍼정션은 고전압에서만 이득이 있다. 산화막을 두껍게 하면

C_{ox}

가 줄어 채널 저항이 오히려 는다.

2. 650 V 소자의 $R_{DS(on)}$ 이 25 °C에서 40 mΩ이다. 접합 온도 150 °C에서 전도 손실을 계산할 때 쓸 값으로 가장 그럴듯한 것은?

고전압 Si 소자는 드리프트 저항이 지배하고, 격자 산란으로 이동도가

T^{-2.4}

정도로 줄어 25 → 150 °C에서 약 2.2–2.5배가 된다. 그래서 병렬 소자는 저절로 전류를 나눠 갖는다.

3. 슈퍼정션 MOSFET의 $C_{oss}$ 가 0 V 근처에서 수십 nF이다가 20–50 V 부근에서 급격히 떨어지는 이유는?

옆벽 접합 면적

2tA/p

는 칩 면적의 15–20배다. 기둥이 옆으로 다 공핍되는

V_{dep} \approx qN_Dw_n^2/(4\varepsilon_s)

를 지나면 커패시턴스가 깊이

t

의 평행판 수준으로 두세 자릿수 떨어진다.

4. 게이트 저항을 5 Ω에서 10 Ω으로 바꿨다. 밀러 플래토 시간과 게이트 전하 $Q_G$ 는 어떻게 되나?

Q_G

는 소자와

V_{DD}, I_D, V_{drv}

가 정하는 전하량이라 게이트 저항과 무관하다. 플래토 게이트 전류

I_G = (V_{drv}-V_{pl})/R_G

가 반이 되므로

t_{pl} = Q_{GD}/I_G

는 두 배, 스위칭 손실도 대략 두 배가 된다.

5. 같은 기술로 만든 MOSFET의 다이 면적을 두 배로 늘렸다. 변하지 않는 것은?

R_{DS(on)} \propto 1/A

Q_G, E_{oss} \propto A

이므로 곱은 면적과 무관하다. 그래서

R\cdot Q_G

(또는

R\cdot Q_{GD}

R\cdot E_{oss}

)가 기술의 성능 지수가 된다.

6. 슈퍼정션 공정에서 p 기둥 전하가 n 기둥보다 15 % 많아졌다(δ = +15 %). 무엇이 일어나나?

알짜 전하

q\delta N_D/2

가

dE/dy

를 만들어 직사각형 전계가 사다리꼴(p 과잉이면 아래가 높음)이 된다. 같은 최대 전계에서 넓이(전압)가 줄어든다. 도핑이 높을수록 같은 δ에서 기울기가 커져 공정 창이 좁다.

7. UIS 시험에서 L = 1 mH, $I_{AS}$ = 20 A, $V_{(BR)}$ = 700 V, $V_{DD}$ = 50 V일 때 $E_{AS}$ 에 가장 가까운 값은?

\tfrac12LI^2 = 0.5\times10^{-3}\times400 = 0.2

J, 여기에

V_{(BR)}/(V_{(BR)}-V_{DD}) = 700/650 \approx 1.08

을 곱하면 약 0.215 J.

t_{av} = LI/(V_{(BR)}-V_{DD}) \approx 31

µs다.

8. 토템폴 PFC의 65 kHz 고속 레그(CCM, 바디 다이오드 하드 정류)에 650 V Si 슈퍼정션을 쓰지 않는 가장 큰 이유는?

하드 정류에서는

Q_{rr}V

만큼의 에너지가 매 주기 반대편 스위치에서 열이 되고, 역회복 dv/dt가 기생 BJT를 켤 위험도 있다. 그래서 고속 레그에는

Q_{rr}

이 거의 없는 GaN·SiC를 쓴다.

수직 전력 MOSFET: 셀 수백만 개의 병렬

온저항 분해: 병목은 전압 등급이 정한다

온저항 성분 분해: 전압 등급 × 셀 피치 × 구조

출력 특성과 온도: 양의 온도 계수와 영 온도 계수점

650 V 슈퍼정션 40 mΩ: 출력·전달 특성과 온도

비선형 커패시턴스: Ciss,Coss,CrssC_{iss}, C_{oss}, C_{rss}Ciss​,Coss​,Crss​와 EossE_{oss}Eoss​

C–V 곡선과 QossQ_{oss}Qoss​·EossE_{oss}Eoss​ 적분: 슈퍼정션 vs 평면

게이트 전하와 밀러 플래토, 성능 지수

게이트 전하 곡선 적분과 밀러 플래토

최적 다이 크기: 48 V → 12 V 벅 상측 스위치

슈퍼정션: 전하 균형으로 1D 한계 넘기

슈퍼정션 전하 균형: 전계 분포·공정 창·단극 한계

3D 셀 해부: 트렌치와 슈퍼정션

트렌치 MOSFET 셀과 슈퍼정션 기둥: 전류 경로와 공핍

바디 다이오드와 기생 BJT

애벌런치 내량과 EASE_{AS}EAS​

UIS 애벌런치: EASE_{AS}EAS​와 접합 온도

핵심 정리

확인 퀴즈

비선형 커패시턴스: $C_{iss}, C_{oss}, C_{rss}$ 와 $E_{oss}$

C–V 곡선과 $Q_{oss}$ · $E_{oss}$ 적분: 슈퍼정션 vs 평면

애벌런치 내량과 $E_{AS}$

UIS 애벌런치: $E_{AS}$ 와 접합 온도