Chapter 09

GaN HEMT

65 W 휴대폰 충전기가 손바닥 반만 해진 것은 질화갈륨 덕분이다. GaN 전력 소자는 도핑 없이 결정 자체의 분극으로 채널을 만든다. AlGaN과 GaN의 경계에 저절로 생기는 2차원 전자 가스(two-dimensional electron gas, 2DEG)는 면밀도 약 10¹³ cm⁻², 이동도 약 2000 cm²/V·s로, 같은 전압의 Si 슈퍼정션 MOSFET보다 게이트 전하가 10배 이상 작은 스위치를 만든다. 대신 이 스위치는 원래 켜져 있는 소자이고, 게이트는 +7 V만 넘어도 상하며, 바디 다이오드가 없고, 고전압에 오래 있으면 온저항이 늘어난다. 이 장은 2DEG 밀도를 분극으로 계산하는 데서 시작해 증강형 게이트, 3사분면 도통, 동적 온저항, 필드 플레이트와 측면 소자의 전압 한계, GaN-on-Si 에피의 휨, Si·SiC와의 손실 비교까지 따라간다.

자발·압전 분극으로 AlGaN/GaN 계면 분극 전하 $\sigma$ 를 구하고, Al 조성과 장벽 두께에 따른 2DEG 밀도 $n_s$ 와 면저항을 계산할 수 있다.
리세스·불소·캐스코드·p-GaN 게이트 증강형 방식을 비교하고, p-GaN 게이트 문턱 전압이 장벽 설계에 어떻게 묶이는지 설명할 수 있다.
게이트 전압 창이 좁은 이유와 게이트 루프 링잉이 절대 최대 정격을 넘는 조건을 계산할 수 있다.
바디 다이오드 없는 3사분면 도통의 $V_{SD} = V_{th} - V_{GS} + \dots$ 를 유도하고 데드 타임 손실을 추정할 수 있다.
전류 붕괴·동적 온저항을 포획·방출 시정수 모델로 설명하고 필드 플레이트·패시베이션·버퍼 설계의 역할을 말할 수 있다.
GaN-on-Si 에피의 열팽창 불일치 응력과 휨을 스토니 식으로 계산하고, 측면 소자의 전압 한계와 수직 GaN이 필요한 이유를 설명할 수 있다.

HEMT 구조: 도핑 없는 채널

Si·SiC MOSFET은 전자를 반전층에 모으고 수직으로 흐르게 한다. GaN 전력 소자의 주류는 전류가 웨이퍼 표면을 따라 옆으로 흐르는 HEMT(high-electron-mobility transistor)다. 아래부터 Si(111) 기판, 격자·열팽창 불일치를 흡수하는 AlN 핵 생성층과 AlGaN 전이층, 누설을 막는 탄소 도핑 GaN 버퍼, 도핑하지 않은 GaN 채널층, 두께 10–25 nm의 AlGaN 장벽이 쌓인다. AlGaN 바로 아래 GaN 쪽 수 nm 안에 2DEG가 생기고, 소스·드레인 오믹 전극이 이 전자층에 닿는다. 증강형 소자는 게이트 아래에만 p형 GaN을 얹어 그 부분의 2DEG를 지운다. 게이트와 드레인 사이 $L_{gd}$ (650 V급 약 10–15 µm)가 전압을 버티는 "드리프트층" 노릇을 하고, 그 위를 SiN 패시베이션과 게이트·소스 필드 플레이트가 덮는다.

그림 9-1. p-GaN 게이트 GaN-on-Si 전력 HEMT 단면(두께 비율 과장). 전류(주황)는 소스에서 2DEG를 따라 옆으로 흘러 드레인에 닿는다. 소스·드레인은 AlGaN을 뚫거나 합금 열처리로 2DEG에 오믹 접촉한다. 기판은 보통 소스에 묶이므로 꺼진 상태에서 드레인 전압 전부가 버퍼를 세로로도 가로지른다(7절).

재료 자체의 장점은 2장에서 본 대로다. GaN의 임계 전계는 약 3.3 MV/cm로 Si의 10배이고, 2DEG 이동도는 벌크 GaN(약 1200)보다 높은 약 2000 cm²/V·s다. 이온화된 도너가 없으니 이온화 불순물 산란이 적기 때문이다. 같은 내압에서 전압을 버티는 길이는 짧고, 전하는 얇은 면 하나에 모여 있어 칩이 작고 커패시턴스가 작다. 이것이 $Q_G$ 와 $Q_{oss}$ 가 작은 이유이고, 수백 kHz–수 MHz 스위칭을 가능하게 한다. 이종 접합 밴드의 기초는 DeviceBook 이종 접합 장, 전력 소자 전체 개관은 DeviceBook 14장에 있다. 이 장은 그 위에서 전력 스위치로서의 GaN을 계산한다.

성질	Si 슈퍼정션 MOSFET	SiC MOSFET	GaN HEMT
전류 방향	수직	수직	수평(2DEG)
채널 형성	반전층(게이트 산화막)	반전층(SiO₂/SiC, 이동도 낮음)	분극 2DEG(도핑 없음)
기본 상태	노멀리 오프	노멀리 오프	노멀리 온 → 게이트 구조로 오프
바디 다이오드	있음( $Q_{rr}$ 큼)	있음( $V_F$ 약 3 V)	없음(채널 역도통, $Q_{rr}$ 0)
게이트 전압	±20 V 정격, 10–12 V 구동	+18/−4 V 구동	+6 V 구동, 절대 최대 +7 V
주 사용 전압	600–900 V	650–3300 V	15–650 V(일부 900–1200 V)
대표 약점	큰 $Q_{rr}$ · $Q_{oss}$	계면 트랩· $V_{th}$ 이동	동적 온저항·게이트 창·단락 내량

분극이 만드는 2DEG

우르츠광 GaN 결정은 Ga 원자층과 N 원자층이 c축을 따라 번갈아 쌓이고, Ga–N 결합이 위아래로 비대칭이다. 그래서 외부 전계가 없어도 결정 전체가 c축 방향의 자발 분극(spontaneous polarization) $P_{sp}$ 를 갖는다. 그 위에 격자 상수가 더 작은 AlGaN을 얇게 키우면 AlGaN이 GaN 격자에 맞춰 옆으로 늘어나고(인장 변형) 압전 분극(piezoelectric polarization) $P_{pz}$ 가 더해진다. Ga 면 성장에서 두 분극은 모두 기판 쪽(−c)을 향하고 AlGaN 쪽이 더 크므로, 분극의 불연속 $\sigma = -\nabla\cdot P$ 가 계면에 고정된 양전하로 남는다.

\sigma(x) = \left|P_{sp}^{\text{AlGaN}}(x) + P_{pz}^{\text{AlGaN}}(x) - P_{sp}^{\text{GaN}}\right|,\qquad P_{pz} = 2\,\frac{a_0 - a(x)}{a(x)}\left(e_{31} - e_{33}\frac{C_{13}}{C_{33}}\right)

x

는 AlGaN의 Al 조성. 앰바허(Ambacher)의 선형 보간:

P_{sp} = -0.052x - 0.029

C/m²,

a(x) = 3.189 - 0.077x

Å,

e_{31} = -0.11x - 0.49

e_{33} = 0.73x + 0.73

C/m²,

C_{13} = 5x + 103

C_{33} = -32x + 405

GPa.

x

= 0.25에서

\sigma/q \approx 1.4\times10^{13}

cm⁻², 그중 약 40 %가 압전 몫이다.

그림 9-2. 분극 벡터(노랑)와 전하 분포. 분극 자체는 중성이지만 끝면에

\pm\sigma

가 남는다. 2DEG 전자는 AlGaN 표면의 도너형 상태에서 온다는 것이 정설이며(입벤 모델), 그래서 표면 상태가 곧 채널의 일부다. 이 사실이 5절의 전류 붕괴로 이어진다.

2DEG 밀도는 장벽 안의 정전기로 구한다. 표면에서 페르미 준위가 전도대 아래 $q\phi_b$ (약 $0.84 + 1.3x$ eV)에 고정되어 있고, 계면에서는 GaN 전도대가 페르미 준위보다 $E_F$ 만큼 아래에 있다. 장벽 안 전계는 $(q\sigma - q^2 n_s)/\varepsilon_B$ 이고, 이를 두께 $d$ 에 걸쳐 적분한 전압이 두 끝의 밴드 높이 차와 같아야 한다.

n_s = \frac{\sigma}{q} - \frac{\varepsilon_B}{q^2 d}\left(q\phi_b + E_F - \Delta E_c\right),\qquad E_F = E_0 + \frac{\pi\hbar^2}{m^*}n_s,\quad E_0 = \left(\frac{9\pi\hbar q^2 n_s}{8\varepsilon\sqrt{8m^*}}\right)^{2/3}

\varepsilon_B \approx 9\varepsilon_0

m^* = 0.22m_e

\Delta E_c = 0.7\,[E_g(x) - E_g(0)]

E_g(x) = 6.13x + 3.42(1-x) - x(1-x)

eV.

E_0

는 삼각 우물의 바닥 부밴드 에너지.

n_s

가 0이 되는 임계 두께

d_c = \varepsilon_B(q\phi_b - \Delta E_c)/(q\sigma)

는

x

= 0.25에서 약 3 nm다. 면저항은

R_{sh} = 1/(q n_s \mu)

그림 9-3. AlGaN/GaN 전도대(개념도). 분극 전하가 AlGaN 전도대를 크게 기울여 계면 GaN 쪽에 페르미 준위 아래로 내려간 삼각 우물을 만든다. 게이트 전압은 장벽 커패시턴스

C_B

를 통해

n_s

를 선형으로 바꾸며, 이것이 HEMT의 전하 제어 모델이다.

SIMULATOR

분극 전하 → 2DEG 밀도: Al 조성과 장벽 두께

Al 조성 x 장벽 두께 d 2DEG 이동도 μ 압전 분극 포함

분극 전하 σ/q—

2DEG nₛ—

면저항 R_sh—

임계 두께 d_c—

공핍형 V_th—

곡선은 x = 0.15–0.35의

n_s(d)

, 굵은 선이 현재 조성, 점이 현재 두께다.

E_F

는 위 식을 고정점 반복(감쇠 50 %, 40회)으로 푼다. 해볼 것: ① 두께를 키우면

n_s

가

\sigma/q

에 점근한다. 20 nm를 넘으면 거의 늘지 않는다. ② 압전 분극을 끄면

n_s

가 약 40 % 줄어든다. 변형이 풀린(이완된) AlGaN은 2DEG를 많이 잃는다. ③ x를 0.4 이상으로 올리면

n_s

는 크지만 AlGaN이 두꺼울 때 격자 이완·균열이 생기고 합금 산란으로 이동도가 떨어진다(실제 전력 소자는 x 0.15–0.25). ④ 장벽을 5 nm 아래로 얇게 하면

V_{th}

가 0에 가까워진다. 리세스 게이트 증강형의 원리다.

공핍형에서 증강형으로: p-GaN 게이트

2DEG는 게이트에 아무것도 걸지 않아도 있다. 그래서 기본 HEMT는 $V_{th}$ 가 −3 ~ −6 V인 공핍형(depletion-mode, normally-on)이다. RF 증폭기에는 괜찮지만 전력 변환기에서는 치명적이다. 드라이버 전원이 올라오기 전, 혹은 드라이버가 고장 났을 때 하프 브리지 두 스위치가 함께 켜져 DC 링크를 단락시킨다. 전력용 GaN은 그래서 네 가지 길로 증강형(enhancement-mode, normally-off)을 만든다.

그림 9-4. 증강형을 만드는 네 가지 방법. (a)·(b)는 게이트 아래

\sigma

나

d

를 줄이고, (d)는 p-GaN의 정공이 밴드를 들어올려 2DEG를 지운다. (c)는 소자 물리 대신 회로로 해결한 방식으로, 공핍형 HEMT의 게이트를 저전압 Si MOSFET의 소스에 묶는다. 고전압·고전류 쪽(예: 900 V 이상)에 캐스코드나 직접 구동 공핍형이 남아 있다.

p-GaN 게이트에서 2DEG 위의 장벽 꼭대기는 금속이 아니라 p형 GaN에 붙는다. p형 GaN의 페르미 준위는 가전자대 가까이(약 0.1–0.2 eV 위)에 있으므로 AlGaN 위쪽 끝의 전도대는 페르미 준위보다 거의 밴드갭 하나(약 3.3 eV)만큼 높아진다. 위 식에서 $q\phi_b$ 를 약 3.3 eV로 바꾼 것과 같고, 그만큼 문턱이 오른다. 금속/p-GaN 사이는 쇼트키 접합이라, 양의 게이트 전압을 걸면 이 접합이 역바이어스되어 전압 일부를 가져간다. 두 커패시턴스의 분압 때문에 외부에서 보는 문턱은 내부 문턱보다 크다.

V_{th,\text{int}} = \phi_p - \frac{\Delta E_c}{q} - \frac{q\sigma d}{\varepsilon_B},\qquad V_{th} \approx V_{th,\text{int}}\left(1 + \frac{C_B}{C_{SB}}\right) = V_{th,\text{int}}\left(1 + \frac{W_{SB}}{d}\right),\quad W_{SB} = \sqrt{\frac{2\varepsilon V_{bi}}{qN_A}}

\phi_p \approx 3.3

V(p-GaN 장벽),

C_B = \varepsilon/d

, 쇼트키 공핍 폭

W_{SB}

는 활성 Mg 농도

N_A

와

V_{bi}

약 1.5 V로 정하고 p-GaN 두께(약 70 nm)를 넘지 못한다. 교육용 단순화 모델이다(실제로는 정공 축적·계면 전하·Mg 확산이 더해진다).

V_{th,\text{int}} \le 0

이면 소자는 공핍형이 된다.

여기에 증강형 GaN의 근본 트레이드오프가 있다. $V_{th}$ 를 올리려면 $\sigma d$ 를 줄여야 하는데(낮은 Al 조성, 얇은 장벽), 그러면 게이트 바깥 접근 영역의 $n_s$ 도 줄어 면저항이 커진다. 그래서 실제 p-GaN HEMT는 x 0.15–0.2, d 12–15 nm 근처에서 $V_{th}$ 약 1.5 V와 $R_{sh}$ 약 400–500 Ω/□를 맞바꾼다.

SIMULATOR

p-GaN 게이트 문턱 전압과 접근 영역 면저항

Al 조성 x 장벽 두께 d 활성 Mg 농도 N_A p-GaN 두께

내부 문턱 V_th,int—

외부 문턱 V_th—

접근 영역 nₛ—

R_sh (μ 1900)—

판정—

위: 게이트 아래

n_s(V_{GS}) = C_{eff}(V_{GS} - V_{th})/q

(포화는 접근 영역

n_s

)와 전달 특성. 아래: x–d 평면에서

V_{th}

= 1.5 V 등고선(실선)과

R_{sh}

= 500 Ω/□ 등고선(점선). 두 조건을 함께 만족하는 곳(실선 아래이면서 점선 위)은 두 선이 엇갈리는 x ≈ 0.2, d ≈ 12 nm에서 오른쪽(높은 x, 더 얇은 장벽)으로 열리는 좁은 쐐기뿐이다. 이것이 "노멀리 오프이면서 저항도 낮은" 설계 창이고, 쐐기 안쪽으로 갈수록 장벽이 얇아져 게이트 누설과 공정 산포에 민감해진다. 해볼 것: ① x 0.25, d 15 nm로 옮기면

R_{sh}

는 낮지만

V_{th}

가 음수(공핍형)가 된다. ②

N_A

를 10¹⁷로 낮추면

W_{SB}

가 p-GaN 두께에 걸려 분압비가 커지고

V_{th}

가 오른다. 대신 게이트 쇼트키가 더 많은 전압을 받아 게이트 누설·신뢰성이 나빠진다.

방식	$V_{th}$	게이트 구동	장점	약점
p-GaN 게이트(쇼트키 금속)	약 +1.2–1.8 V	0/+6 V, 절대 최대 +7 V	단일 칩, $Q_{rr}$ 0, 공정 성숙	좁은 게이트 창, 낮은 $V_{th}$ , 게이트 누설 µA급
p-GaN 게이트(오믹 금속, 게이트 주입형)	약 +1 V	정전류 구동(mA)	정공 주입으로 전도도 변조·동적 $R_{on}$ 억제	게이트 정상 전류, 구동 손실
MIS 리세스 게이트	약 +1.5–3 V	0/+10–15 V	넓은 게이트 창	절연막 계면 트랩, $V_{th}$ 이동
캐스코드	Si MOSFET 문턱(약 +4 V)	0/+10–12 V(Si 표준)	기존 드라이버 사용, 견고한 게이트	Si 바디 다이오드 $Q_{rr}$ , 두 칩 간 인덕턴스, $dv/dt$ 제어 어려움
공핍형 직접 구동	−10 ~ −15 V	음 전원 + 내장 Si 스위치	최고의 채널 품질	시동·고장 시 보호 회로 필수

좁은 게이트 창

Si MOSFET의 게이트는 수십 nm 산화막이라 ±20 V를 견디고, 문턱 약 3–4 V 위로 넉넉히 10–12 V를 건다. p-GaN HEMT 게이트는 금속/p-GaN 쇼트키 다이오드와 p-GaN/AlGaN/GaN pin 다이오드가 등을 맞댄 구조다. +5 V 근처부터 정공이 채널로 주입되기 시작하고, 쇼트키 접합의 역방향 전계가 커져 +7–10 V에서 시간 의존 파괴가 빨라진다. 그래서 정격은 보통 권장 구동 +5–6 V, 절대 최대 +7 V(과도 수 ns 펄스에서 약 +10 V), 음 방향 −10 V 안팎이다. $V_{th}$ 약 1.5 V에서 권장 구동까지 여유가 4.5 V뿐이고, 꺼진 상태에서 잡음 여유도 1.5 V뿐이다.

문제는 게이트 루프다. 드라이버 출력 저항과 외부 $R_G$ , 루프 인덕턴스 $L_G$ , 입력 커패시턴스 $C_{iss}$ 는 직렬 RLC 회로를 이룬다. 감쇠비가 작으면 계단 입력에 대한 응답이 목표 전압을 넘어선다.

\zeta = \frac{R_G}{2}\sqrt{\frac{C_{iss}}{L_G}},\qquad \omega_0 = \frac{1}{\sqrt{L_G C_{iss}}},\qquad \frac{V_{pk}}{V_{drv}} = 1 + \exp\!\left(-\frac{\pi\zeta}{\sqrt{1-\zeta^2}}\right)\quad(\zeta \lt 1)

R_G

는 드라이버·외부·내부 게이트 저항의 합.

C_{iss}

약 0.5 nF(650 V 50 mΩ급)이고

L_G

= 5 nH면

R_G \ge 2\sqrt{L_G/C_{iss}}

≈ 6 Ω에서 임계 감쇠다. 6 V 구동에서

\zeta

= 0.3이면 꼭대기는 약 8.2 V로 절대 최대를 넘는다. 게이트 루프 설계 전반(턴온·턴오프 저항 분리, 음 바이어스, 밀러 클램프)은 11장에서 다룬다.

SIMULATOR

게이트 루프 링잉과 GaN 게이트 창

구동 전압 V_drv 게이트 저항 합 R_G 게이트 루프 L_G C_iss 끌 때 전압

감쇠비 ζ—

턴온 꼭대기—

턴오프 바닥 → 반동—

10–90 % 상승—

판정—

게이트를 0 →

V_{drv}

→ 끌 때 전압으로 바꾸는 펄스에 대한 RLC 응답을 해석해로 계산한다(

\zeta \lt 1

감쇠 진동,

\zeta = 1

임계,

\zeta \gt 1

과감쇠). 빨간 점선은 절대 최대 +7 V, 노란 점선은

V_{th}

1.5 V. 해볼 것: ① 기본값(3 Ω, 5 nH)에서 꼭대기가 7 V를 살짝 넘는다.

R_G

를 6 Ω으로 올리면 넘지 않지만 상승이 느려져 스위칭 손실이 는다. ②

L_G

를 1 nH로 줄이면(드라이버를 소자 옆에 붙이거나 같은 칩에 집적) 작은

R_G

로도 링잉이 없다. 10절의 모놀리식 집적이 노리는 효과다. ③ 0 V로 끌 때 바닥에서 반동하는 진동이

V_{th}

에 닿으면 잠깐 다시 켜질 수 있다. 음 바이어스(−2 ~ −3 V)는 이 여유를 넓히지만 3사분면

V_{SD}

를 키운다(5절).

GaN 게이트의 세 가지 함정 ① 프로브로 보는 게이트 파형은 칩 내부 게이트와 다르다. 패키지 안 공통 소스 인덕턴스 때문에 켈빈 소스 핀 없이 재면 링잉이 과소·과대평가된다(10장). ② 문턱이 낮고

C_{gd}/C_{gs}

비가 작지 않아 하프 브리지 반대편의

dv/dt

(50–150 V/ns)가 밀러 전류로 꺼진 게이트를 1.5 V 넘게 밀어 올릴 수 있다. ③ 온도가 오르면

V_{th}

가 약간 내려가 잡음 여유가 더 준다.

바디 다이오드 없는 역도통

수직 MOSFET에는 p 바디와 n 드리프트층이 만드는 pn 다이오드가 저절로 들어 있다. HEMT에는 p형 영역이 게이트 아래 말고는 없으므로 바디 다이오드가 없다. 그런데도 하프 브리지 데드 타임 동안 인덕터 전류를 흘릴 수 있다. 소스·드레인이 대칭인 채널이라, 드레인이 소스보다 낮아지면 드레인이 "소스" 노릇을 하고 게이트-드레인 전압 $V_{GD} = V_{GS} + V_{SD}$ 가 문턱을 넘는 순간 채널이 켜지기 때문이다. 전하 저장이 없으므로 역회복 전하 $Q_{rr}$ 는 0이다(5장의 PiN 역회복과 비교).

그림 9-5. HEMT의 3사분면 도통. 바디 다이오드 대신 채널이 "다이오드처럼" 켜진다. 문턱만큼의 전압(과 그 위의 과구동)을 내야 켜지므로

V_{SD}

는 Si 바디 다이오드(약 0.8 V)보다 크고, 끌 때 음 바이어스를 걸면 그만큼 더 커진다.

V_{SD} = (V_{th} - V_{GS}) + \sqrt{\frac{2I_{SD}}{k}} + I_{SD}R_{acc},\qquad P_{dt} = 2\,V_{SD}\,I\,t_{dt}\,f_{sw}

k

는 채널 트랜스컨덕턴스 계수,

R_{acc}

는 접근 영역·접촉 저항. 온 상태

R_{DS(on)} = R_{acc} + 1/[k(V_{GS,on} - V_{th})]

에서 역산한다.

P_{dt}

는 한 주기 두 번의 데드 타임 동안 역도통하는 손실(동기 벅의 하단 스위치). 대신 역회복 손실

Q_{rr}V_{dc}f

는 없다.

SIMULATOR

3사분면 I–V와 데드 타임 손실

소자

끌 때 V_GS 역전류 I 데드 타임 t_dt 스위칭 주파수

GaN V_SD—

데드 타임 손실 (GaN)—

Si 바디 다이오드 V_F / Q_rr 손실—

SiC 바디 다이오드 V_F—

곡선: GaN 꺼진 상태(현재

V_{GS}

, 굵게)와

V_{GS}

= 0·−2·−4 V, 게이트 켠 역도통(

I R_{on}

), 비교용 Si 바디 다이오드(

V_F \approx 0.75

V + 저항)와 SiC 바디 다이오드(약 2.7 V 무릎). Si의 역회복 손실은 같은 전압 등급의 대표

Q_{rr}

(650 V: 약 10 µC, 100 V: 약 0.1 µC)로

Q_{rr}V_{dc}f

를 계산했다. 해볼 것: ① 100 V 소자, 21 A, 500 kHz, 10 ns(DC 서버 전원 한 상)로 맞추면 데드 타임 손실이 상당 0.4 W 안팎이다. ② 끌 때 −3 V를 걸면

V_{SD}

가 3 V 늘어 데드 타임 손실이 두 배 이상이 된다. 그래서 GaN 드라이버는 데드 타임을 수 ns로 줄이고 0 V로 끄는 쪽을 선호한다. ③ 650 V급에서 Si 슈퍼정션의

Q_{rr}

손실은 수십–수백 W라 CCM 토템폴 PFC에 쓸 수 없다.

DC 서버 전원의 데드 타임 예산48 V → 12 V, 1 kW, 4상 인터리브드 동기 벅은 상당 약 21 A, 500 kHz로 돈다. 100 V GaN(

R_{DS(on)}

약 3 mΩ)의 꺼진 상태

V_{SD}

는 약 1.8–2 V라, 데드 타임 10 ns 두 번이면 상당 약 0.4 W다. 피크 효율 97.5 %에서 상당 손실 예산이 약 6 W이므로 데드 타임 하나가 예산의 약 6 %를 쓴다. 같은 회로의 Si MOSFET(200 kHz)은

V_F

가 0.8 V로 낮지만

Q_{rr}

와

Q_{oss}

가 커서 주파수를 올리지 못한다. 적응형 데드 타임 제어로 2–5 ns까지 줄이면 이 손실은 절반 아래가 된다.

전류 붕괴와 동적 온저항

초기 GaN HEMT는 DC로 재면 멀쩡한데 고전압에서 끄고 다시 켜면 전류가 크게 줄었다. 이것이 전류 붕괴(current collapse), 스위칭 회로에서 보면 동적 온저항(dynamic R_on) 증가다. 꺼진 상태의 고전계가 전자를 게이트–드레인 사이 표면 상태, 패시베이션 계면, 탄소 도핑 버퍼의 깊은 준위로 밀어 넣는다. 포획된 음전하는 그 위치에서 2DEG를 밀어내는 가상 게이트가 된다. 소자를 켜도 이 전하는 방출 시정수(수 µs–수 초)만큼 남아 접근 영역 저항을 키운다.

그림 9-6. 동적 온저항의 두 근원. 게이트 드레인 쪽 끝 표면(패시베이션 계면)에 잡힌 전자는 위에서, 버퍼 깊은 준위에 잡힌 전자는 아래에서 2DEG를 밀어낸다. 두 트랩은 방출 활성화 에너지(표면 약 0.3–0.5 eV, 탄소 관련 약 0.8–0.9 eV)가 달라 회복 시간이 수 자릿수 차이 난다.

스위칭 회로에서는 매 주기 꺼짐(포획)과 켜짐(방출)이 반복된다. 트랩 점유율 $f$ 를 1차 방정식으로 쓰면 각 구간의 해는 지수 함수이므로, 주기마다 정확히 갱신할 수 있다.

\text{꺼짐: } f \to f_\infty(V) + \left[f - f_\infty(V)\right]e^{-t_{off}/\tau_c},\qquad \text{켜짐: } f \to f\,e^{-t_{on}/\tau_e(T)},\qquad \frac{R_{on,dyn}}{R_{on,0}} = 1 + \beta_s f_s + \beta_b f_b

f_\infty(V) = V/(V + V_{1/2})

는 꺼짐 전압에 따른 포화 점유율,

\tau_e(T) = \tau_{e,25}\exp[(E_a/k)(1/T - 1/T_{25})]

. 아래

s

는 표면(

E_a

0.45 eV,

\tau_c

약 1 µs,

\tau_{e,25}

약 30 µs),

b

는 버퍼(

E_a

0.9 eV,

\tau_c

약 0.3 ms,

\tau_{e,25}

약 20 ms)다. 버퍼 포획이 느린 것은 전자가 누설 전류로 버퍼까지 가야 하기 때문이다. 민감도

\beta

는 패시베이션·필드 플레이트·버퍼 설계가 정한다. 시정수는 교육용 대표값이며 실제 트랩은 넓은 분포를 갖는다.

SIMULATOR

트래핑·디트래핑 모델: 동적 온저항의 누적

꺼짐 전압 V_off 스위칭 주파수 듀티(켜짐 비율) 접합 온도

소자 세대

정상 상태 R_on,dyn/R_on,0—

표면 / 버퍼 점유율—

버퍼 방출 τ_e—

전도 손실 증가—

가로축은 스위칭을 시작한 뒤의 시간(로그), 세로축은 매 주기 켜지는 순간의

R_{on,dyn}/R_{on,0}

이다. 0.1 s 동안 최대 10만 주기를 구간별 지수 해로 정확히 갱신하므로 시간 간격과 무관하게 안정하다. 해볼 것: ① 초기형에서 400 V, 100 kHz면

R_{on}

이 수 배로 커진다. 1990–2000년대 소자가 전력 변환에 못 쓰였던 이유다. ② 최신형은 같은 조건에서 10–20 % 안팎이다. ③ 온도를 올리면 버퍼 방출이 빨라져 동적

R_{on}

이 오히려 줄 수 있지만, 정적

R_{on}

자체는 이동도 감소로 150 °C에서 약 1.9배가 된다. ④ 주파수를 낮추고 듀티를 키우면(켜짐이 길면) 방출할 시간이 늘어 누적이 준다.

그래서 GaN 데이터시트의 $R_{DS(on)}$ 는 DC 값만으로는 부족하다. 지금은 하드 스위칭 이중 펄스나 연속 스위칭 회로에서 켜진 직후 수백 ns의 $V_{DS}$ 를 클램프 회로로 재는 동적 $R_{on}$ 시험이 표준 검증 항목이고, 신뢰성 시험에서는 고전압 하드 스위칭 장기 시험으로 $R_{on}$ 증가와 $V_{th}$ 이동을 함께 본다(16장). 측정 회로와 파형 함정은 10장에 있다.

필드 플레이트와 측면 소자의 전압 한계

꺼진 HEMT에서 전압은 게이트 드레인 쪽 끝에서 드레인까지 $L_{gd}$ 를 따라 걸린다. 2DEG가 공핍되며 생기는 전계는 게이트 끝에 뾰족한 봉우리를 만들고, 그 봉우리가 표면 주입(전류 붕괴)과 조기 항복을 부른다. 필드 플레이트(field plate)는 게이트나 소스에 연결한 금속을 패시베이션 위로 드레인 쪽까지 뻗어, 전계 봉우리를 여러 개로 쪼갠다. 같은 $L_{gd}$ 에서 평균 전계를 1 MV/cm 가까이 올릴 수 있다. 원리는 4장의 종단 필드 플레이트와 같다.

그림 9-7. 측면 전계 분포(개념도). 필드 플레이트가 없으면 전압 대부분이 게이트 끝 1 µm 안에 걸려 봉우리가 임계 전계에 먼저 닿는다. 다단 필드 플레이트는 각 끝에서 전계를 나눠 받아 분포를 사각형에 가깝게 만든다. 이상적인 사각형이면

BV = E_c L_{gd}

지만, 실제 650 V 소자의 평균 전계는 약 0.5–0.8 MV/cm다.

측면 소자의 비온저항은 전압을 버티는 길이 $L_{gd}$ 에 비례하는 저항과, 그 길이에 비례하는 셀 피치를 곱한 것이다. 두 항이 모두 $BV$ 에 비례하므로 $R_{on,sp} \propto BV^2$ 이다. 동시에 GaN-on-Si는 기판이 소스 전위이므로 드레인 전압 전부를 버퍼가 세로로 버텨야 한다. 버퍼 두께는 $BV/E_{buf}$ 로 늘어나는데, 에피 두께는 다음 절의 휨·균열 때문에 Si 위에서 약 6–8 µm를 넘기 어렵다. 측면 GaN-on-Si가 650 V(넓게 보아 900–1200 V)에서 멈추는 이유다.

L_{gd} = \frac{BV}{E_{lat}},\qquad R_{on,sp}^{\text{lat}} \approx k_A\left(R_{sh}L_{gd} + 2R_c\right)\left(L_{gd} + L_0\right),\qquad t_{buf} \ge \frac{BV}{E_{buf}},\qquad R_{on,sp}^{\text{vert}} = \frac{4BV^2}{\varepsilon\mu E_c^3}

R_c

는 폭당 접촉 저항(약 0.5 Ω·mm),

L_0

는 소스·게이트·드레인 전극 등 고정 피치(약 12 µm),

k_A

(약 1.5)는 패드·종단·배선 면적 부담. 수직 소자는 3장의 단극 한계(GaN

E_c

3.3 MV/cm, μ 1200)다.

SIMULATOR

측면 vs 수직: 항복 길이와 비온저항 스케일링

목표 항복 전압 BV 평균 측면 전계 E_lat 면저항 R_sh 버퍼 수직 전계 E_buf

L_gd—

측면 GaN R_on,sp—

수직 GaN 한계—

필요 버퍼(+전이층)—

GaN-on-Si 판정—

로그-로그 그래프: 측면 GaN(현재 설정, 실선), 수직 GaN 단극 한계, 4H-SiC·Si 단극 한계(

2.97\times10^{-12}BV^{2.5}

5.93\times10^{-9}BV^{2.5}

). 빨간 띠는 필요한 에피 두께(버퍼 + 전이층 약 1.5 µm)가 8 µm를 넘어 GaN-on-Si로 만들기 어려운 영역이다. 해볼 것: ① 650 V, 0.6 MV/cm에서 측면 GaN은 약 2 mΩ·cm²로 SiC 실제 소자(약 2.5)와 비슷하다. ② 필드 플레이트를 잘 써서 E_lat를 1 MV/cm로 올리면

L_{gd}

와

R_{on,sp}

가 크게 준다(

\propto 1/E_{lat}^2

에 가까움). ③ 1700 V 이상으로 가면 측면 소자는 기울기 2로, SiC는 2.5로 오르지만 버퍼 두께가 먼저 한계에 닿는다. 그 너머는 수직 GaN(GaN 기판)이나 SiC의 영역이다.

GaN-on-Si 에피: 격자와 열팽창의 싸움

GaN 기판은 비싸고 작다. 전력용 GaN의 거의 전부는 150–200 mm Si(111) 위에 MOCVD로 키운다. 값싼 대구경 기판과 기존 Si 팹을 쓸 수 있다는 장점 뒤에 두 가지 불일치가 있다. 격자 상수는 GaN 3.189 Å 대 Si(111) 면 3.84 Å으로 약 17 % 어긋나 전위 밀도가 10⁸–10⁹ cm⁻²에 이른다. 더 심각한 것은 열팽창 계수다. GaN 약 5.6×10⁻⁶ /K, Si 약 2.6×10⁻⁶ /K라서, 약 1050 °C 성장 온도에서 응력 없이 자란 막이 상온으로 식으면 GaN은 Si보다 더 줄어들려 하다가 붙잡혀 인장 응력을 받는다. 인장은 균열을 부른다.

\varepsilon_{th} = (\alpha_f - \alpha_s)\Delta T,\qquad \sigma_f = M_f\left(\varepsilon_{th} - \varepsilon_{comp}\right),\qquad \kappa = \frac{6\sigma_f t_f}{M_s t_s^2},\qquad \delta = \frac{\kappa D^2}{8}

스토니(Stoney) 식.

M_f

(GaN 이축 탄성률 약 450 GPa),

M_s

(Si(111) 약 229 GPa),

t_f

t_s

막·기판 두께,

D

웨이퍼 지름,

\delta

휨(bow).

\varepsilon_{comp}

는 AlN/AlGaN 전이층이 성장 중에 저장해 둔 압축 변형으로, 냉각 인장을 미리 상쇄한다. 막 균열은 에너지 해방률

G = 1.98\,\sigma_f^2 t_f/E_f

가 GaN 파괴 인성

G_c

(약 2 J/m²)를 넘을 때로 판정한다.

그림 9-8. 응력 공학. AlN과 단계형 AlGaN(또는 AlN/GaN 초격자) 위에 자라는 GaN은 아래층보다 격자 상수가 커서 압축을 받으며 자란다. 이 압축이 냉각 인장을 상쇄하도록 층 두께와 조성을 맞춘다. 성장 중 웨이퍼 곡률을 실시간으로 재며 MOCVD 레시피를 조정하는 것이 GaN-on-Si 수율의 핵심이다(ThinFilmBook CVD 장).

SIMULATOR

GaN-on-Si 웨이퍼 휨과 균열: 스토니 식

웨이퍼 지름

Si 두께 t_s 에피 두께 t_f 전이층 압축 변형 ε_comp 성장 온도

냉각 인장 변형 ε_th—

막 응력 σ_f—

상온 휨 δ—

균열 판정 G/G_c—

왼쪽: 웨이퍼 단면 휨(세로 과장, 양수 = 볼록). 오른쪽: 에피 두께에 따른 휨(현재 설정)과 ±50 µm 사양 띠. Δα는 온도 구간 평균 약 2.2×10⁻⁶ /K로 잡았다. 해볼 것: ① 압축 보상을 0으로 하면 5 µm 에피만으로 200 mm 웨이퍼가 수백 µm 오목해지고

G/G_c

가 1을 훌쩍 넘어 막이 갈라진다. 초기 GaN-on-Si가 1 µm 남짓에서 멈췄던 이유다. ② 보상을 맞춰 휨을 0 근처로 만들어도 에피를 키우면 전이층이 압축을 다 담지 못한다(실제로는 두께에 따라 보상이 줄어든다). ③ Si를 1 mm 이상 두껍게 하면 휨은

t_s^2

로 줄지만 웨이퍼 무게·팹 장비 호환이 걸린다. 300 mm로 가면 같은 응력에서 휨이

D^2

로 2.25배다.

성능 지수: Si·SiC·GaN을 같은 저울에

소자 하나의 "빠르기"는 같은 온저항을 얻는 데 필요한 전하로 잰다. 다이를 크게 하면 $R_{DS(on)}$ 는 면적에 반비례해 줄고 전하는 면적에 비례해 늘므로, 곱 $R_{DS(on)}\cdot Q$ 는 다이 크기와 무관한 기술의 지수가 된다. 전력 변환기에서 중요한 세 가지는 $R\cdot Q_G$ (구동 손실·속도), $R\cdot Q_{oss}$ (출력 커패시턴스 손실·ZVS에 필요한 전류), $Q_{rr}$ (하드 스위칭 하프 브리지의 역회복 손실)다. 정의와 측정은 6장, 스위칭 에너지 적분은 10장에서 다룬다.

650 V급 비교 (대표값, 약)	$R_{DS(on)}$ (mΩ, 25 °C)	$Q_G$ (nC)	$R\cdot Q_G$ (mΩ·nC)	$Q_{oss}$ @400 V (nC)	$Q_{rr}$ (µC)	$R(100\,{}^\circ\text{C})/R(25\,{}^\circ\text{C})$
Si 슈퍼정션 MOSFET	40	90	3600	~550	~10	~1.7
SiC MOSFET	40	60	2400	~90	~0.1	~1.2
GaN HEMT (p-GaN)	50	6	300	~50	0	~1.5

SIMULATOR

하드 스위칭 하프 브리지 손실: 650 V Si·SiC·GaN

스위칭 주파수 부하 전류 I DC 버스 V_dc 접합 온도 소프트 스위칭(ZVS, Q_oss·Q_rr 손실 제거)

Si SJ 합계—

SiC 합계—

GaN 합계—

GaN 대비 주파수 여유—

한 스위치(듀티 0.5)의 손실을 전도

I^2R(T)/2

, 구동

Q_G V_{drv} f

(구동 진폭 Si 12 V, SiC 22 V, GaN 6 V), 출력 커패시턴스

Q_{oss}V_{dc}f

, 역회복

Q_{rr}V_{dc}f

, 전압·전류 겹침

\tfrac12 V_{dc}I(t_r + t_f)f

(겹침 시간 약 Si 30 ns, SiC 12 ns, GaN 4 ns)로 나눠 쌓았다.

Q_{oss}

는

V_{dc}

에 비례,

Q_{rr}

는 400 V 값으로 고정한다고 단순화했다. 마지막 칸은 "GaN 손실 = 다른 소자 손실"이 되는 주파수의 비. 해볼 것: ① 65 kHz(OBC 토템폴 PFC)에서 Si SJ의 역회복 손실이 수백 W로 폭주한다. CCM 토템폴에 Si를 못 쓰는 이유다. ② ZVS를 켜면 Si도 살아나지만

Q_{oss}

가 커서 ZVS에 큰 순환 전류가 필요하다. ③ 1 MHz 이상에서는 GaN도 겹침·

Q_{oss}

손실이 전도 손실을 넘는다.

GC GaN 충전기: 왜 300 kHz인가65 W USB-C 어댑터의 능동 클램프 플라이백은 650 V 증강형 GaN(

R_{DS(on)}

약 150 mΩ,

Q_G

약 3 nC,

Q_{rr}

0)을 약 300 kHz로 돌린다. 능동 클램프가 누설 인덕턴스 에너지를 재활용해 주 스위치를 ZVS로 켜므로

Q_{oss}

손실이 거의 없고, 구동 손실은

3\,\text{nC}\times 6\,\text{V}\times 300\,\text{kHz} \approx 5

mW에 불과하다. 같은 회로의 Si 슈퍼정션(

Q_G

약 20 nC급)은 60–100 kHz에 머문다. 주파수가 3–5배 오른 만큼 변압기와 입력 필터가 작아져 효율 약 93 %에서 전력 밀도 약 2 W/cm³(약 30 W/in³)가 나온다.

수직 GaN과 모놀리식 집적

측면 GaN-on-Si의 두 한계(전압과 전류 밀도)를 넘는 길은 둘이다. 하나는 Si·SiC처럼 전류를 세로로 흘리는 수직 GaN(vertical GaN)이다. 도전성 GaN 기판(전위 밀도 10⁴–10⁶ cm⁻²) 위에 n⁻ 드리프트층을 키우고 트렌치 MOSFET, 전류 개구 수직 HEMT(CAVET), pn 다이오드를 만든다. 전압은 드리프트층 두께로, 전류는 면적으로 늘어나므로 1.2–3.3 kV와 애벌런치 내량이 가능하다. 과제는 기판 값(지름 50–100 mm), Mg 이온 주입 활성화, 선택적 p형 영역 형성이다. 다른 하나는 측면 구조의 장점을 거꾸로 쓰는 모놀리식 집적이다. 모든 단자가 위에 있으니 같은 칩 위에 하프 브리지 두 스위치, 게이트 드라이버, 레벨 시프터, 전류 감지, 보호 회로를 함께 만들 수 있다. 게이트 루프 인덕턴스가 pH급이 되어 4절의 링잉 문제가 사라지고, 공통 소스 인덕턴스도 거의 0이 된다.

그림 9-9. (a) 수직 GaN: 전류가 드리프트층을 세로로 지나 뒷면 드레인으로 간다. 전압이 두께로, 전류가 면적으로 늘어 SiC와 같은 방식으로 kV급을 노린다. (b) 모놀리식 집적: 증강형·공핍형 HEMT를 함께 써서 로직과 드라이버를 만들고, 파워 스위치 바로 옆에서 구동한다. 15–100 V 급(DC 서버 전원, 노트북 충전기)과 650 V 급 충전기용 IC로 상용화되어 있다.

단락 내량과 애벌런치가 없다는 것측면 HEMT에는 애벌런치 증배를 안전하게 흡수할 pn 접합이 없다. 과전압이 걸리면 애벌런치로 클램프되지 않고 전계가 버퍼·패시베이션을 파괴하므로, 데이터시트는 애벌런치 에너지 대신 과도 과전압 정격(예: 650 V 정격에 짧은 펄스 750–800 V)을 준다. 단락 시에는 2DEG 전류가 포화된 채 작은 칩에 집중되어 수 µs 안에 가열 파괴된다(SiC 2–3 µs보다도 짧은 경우가 많다). 그래서 GaN 하프 브리지는 오버슈트를 루프 인덕턴스로 억제하고(15장), 단락은 수백 ns 안에 끊는 전류 감지를 쓴다(11장).

3D GaN HEMT 층 구조

아래 3D 모델은 650 V급 p-GaN 게이트 GaN-on-Si HEMT의 셀 하나를 확대한 것이다(두께는 과장). 게이트 전압을 올리면 게이트 아래 2DEG가 채워지며 빛나고, 소스에서 드레인으로 전자가 흐른다. 꺼진 상태에서 드레인 전압을 올리면 게이트 끝에서 드레인 쪽으로 2DEG가 지워진 공핍 영역이 자라고, 필드 플레이트를 켜면 같은 전압에서 전계 봉우리가 낮아진다. 수치는 2–7절 모델( $x$ 0.2, $d$ 12 nm, $V_{th}$ 1.5 V, 1 mm 게이트 폭 기준)에서 가져온다.

p-GaN HEMT: 게이트 전압에 반응하는 2DEG

V_GS V_DS 필드 플레이트 SiN 패시베이션 보이기 전자 흐름 자동 회전

게이트 아래 nₛ—

드레인 전류 (1 mm)—

공핍 길이 / L_gd—

게이트 끝 전계 봉우리—

상태—

드래그로 회전, 휠로 확대. 층(아래→위): Si 기판, AlN/AlGaN 전이층, C 도핑 버퍼, GaN 채널, 2DEG(빛나는 면), AlGaN 장벽, p-GaN 게이트·금속, 소스·드레인, SiN, 게이트·소스 필드 플레이트. 게이트 아래

n_s = C_{eff}(V_{GS} - V_{th})/q

(접근 영역 값에서 포화), 전류는

I_D = \min(V_{DS}/R_{on},\, q n_s v_{sat} W)

. 꺼진 상태 공핍 길이는

L_{dep} \approx V_{DS}/E_{avg}

(

E_{avg}

0.6 MV/cm,

L_{gd}

12 µm에서 멈춤)이고, 공핍 영역의 전계 모양을 게이트 끝(과 FP 끝)의 봉우리 + 바닥으로 두고

\int E\,dx = V_{DS}

가 되게 맞춰 봉우리 값을 구한다(앞면 노란 선). 봉우리가 약 3.3 MV/cm를 넘으면 경고한다. 해볼 것: ①

V_{GS}

를 1.5 V 근처에서 올리면 게이트 아래 띠만 서서히 밝아진다. ② 7 V를 넘기면 게이트 경고가 뜬다. ③

V_{GS}

= 0,

V_{DS}

= 650 V에서 필드 플레이트를 끄면 봉우리 전계가 임계를 넘는다.

핵심 정리

Ga 면 AlGaN/GaN 계면에는 자발 + 압전 분극의 불연속으로 고정 양전하 $\sigma$ (x 0.25에서 약 1.4×10¹³ cm⁻²)가 생기고, 표면 도너가 내놓은 전자가 2DEG가 된다. $n_s = \sigma/q - (\varepsilon/q^2 d)(q\phi_b + E_F - \Delta E_c)$ 이며 임계 두께 수 nm 위에서 $\sigma/q$ 로 포화한다.
기본 HEMT는 공핍형( $V_{th}$ 약 −3 ~ −6 V)이다. 전력용 증강형은 주로 p-GaN 게이트로 밴드를 들어올려 $V_{th}$ 약 1.5 V를 얻으며, 그 대가로 낮은 Al 조성·얇은 장벽 → 높은 $R_{sh}$ 를 받아들인다.
p-GaN 게이트는 쇼트키 + pin 다이오드 구조라 권장 +5–6 V, 절대 최대 +7 V의 좁은 창을 갖는다. 게이트 루프 $\zeta = (R_G/2)\sqrt{C_{iss}/L_G}$ 가 작으면 링잉이 정격을 넘으므로 $L_G$ 를 줄이는 것이 근본 대책이다.
바디 다이오드가 없어 $Q_{rr}$ = 0이지만, 꺼진 상태 역도통 $V_{SD} = V_{th} - V_{GS} + \sqrt{2I/k} + IR_{acc}$ 는 2–6 V로 커서 데드 타임을 수 ns로 줄여야 한다.
꺼짐 고전계에서 표면·버퍼 트랩에 잡힌 전자가 가상 게이트가 되어 동적 온저항을 만든다. 포획(빠름)과 방출( $\tau_e \propto e^{E_a/kT}$ , 느림)의 주기적 누적으로 이해하며, SiN 패시베이션·필드 플레이트·버퍼 설계로 억제한다.
측면 소자의 $R_{on,sp} \propto BV^2$ , 필요한 버퍼 두께 $\propto BV$ 이고 GaN-on-Si 에피는 열팽창 불일치(냉각 인장 약 0.2 %)와 휨(스토니 식) 때문에 약 6–8 µm에 묶인다. 그래서 측면 GaN은 650 V(넓게 1.2 kV)가 주무대이고, 그 위는 수직 GaN·SiC의 영역이다.
$R\cdot Q_G$ 는 Si SJ의 약 1/10, $Q_{rr}$ = 0, $Q_{oss}$ 도 작아 GaN은 하드 스위칭 토템폴 PFC와 수백 kHz–MHz 컨버터에서 이긴다(GC 충전기 300 kHz, DC 서버 전원 500 kHz). 모놀리식 집적은 게이트 루프와 공통 소스 인덕턴스를 없애는 측면 구조만의 무기다.

확인 퀴즈

1. Al 조성 0.25, 두께 25 nm AlGaN 장벽을 성장 후 열처리했더니 AlGaN이 부분적으로 이완(격자가 원래 크기로 돌아감)되었다. 2DEG 밀도는?

압전 분극

P_{pz}

는 AlGaN이 GaN에 맞춰 늘어난 변형

(a_0 - a)/a

에 비례한다. 이완되면 이 몫이 사라지고

\sigma

가 자발 분극 차이만 남아

n_s

가 약 40 % 줄어든다. 두꺼운·고조성 장벽이 위험한 이유다.

2. p-GaN 게이트 HEMT의 문턱 전압을 1.5 V에서 2.5 V로 올리려고 AlGaN 장벽을 15 nm에서 10 nm로 얇게 했다. 가장 먼저 걱정할 부작용은?

장벽은 소자 전체에 공통이다.

\sigma d

를 줄이면 게이트 아래 2DEG가 잘 지워져

V_{th}

가 오르지만 접근 영역

n_s

도

\sigma/q - \varepsilon(\dots)/(q^2 d)

로 줄어든다. 이것이 증강형 GaN의

V_{th}

–

R_{on}

트레이드오프다.

3. $C_{iss}$ = 0.5 nF, 게이트 루프 $L_G$ = 8 nH인 GaN HEMT를 6 V로 구동한다. 링잉 꼭대기가 7 V를 넘지 않으려면 $R_G$ 는 대략 얼마 이상이어야 하는가? ( $V_{pk}/V_{drv} \le 7/6$ 이면 $\zeta \ge$ 약 0.5)

\zeta = (R_G/2)\sqrt{C/L}

\sqrt{0.5/8} = 0.25

이므로

R_G = 2\zeta/0.25 = 8\zeta

다. 오버슈트 1/6 ≈ 0.167은

\exp(-\pi\zeta/\sqrt{1-\zeta^2}) = 0.167

, 곧

\pi\zeta/\sqrt{1-\zeta^2} = \ln 6 \approx 1.79

에서

\zeta \approx 0.5

이므로

R_G \approx 4

Ω이다. 대신 상승이 느려지므로 루프 인덕턴스 자체를 줄이는 편이 낫다.

4. $V_{th}$ = 1.5 V인 GaN HEMT를 데드 타임 동안 −3 V로 꺼 두었다. 채널 과구동과 저항 강하가 1 V라면 역도통 $V_{SD}$ 는?

V_{SD} = V_{th} - V_{GS} + \dots = 1.5 + 3 + 1 = 5.5

V. 바디 다이오드가 없으므로 채널이 열리려면

V_{GD}

가 문턱을 넘어야 하고, 음의 끔 전압은 그만큼

V_{SD}

를 키운다. 그래서 데드 타임 손실을 줄이려면 0 V로 끄고 데드 타임을 짧게 한다.

5. 하드 스위칭 시험에서 400 V로 꺼 두었다가 켠 직후 $R_{on}$ 이 DC 값보다 30 % 컸고, 수십 ms 뒤 서서히 원래로 돌아왔다. 가장 그럴듯한 원인과 대책은?

회복 시정수가 ms급이면 활성화 에너지가 큰(약 0.8–0.9 eV) 버퍼 트랩이다. 표면 트랩은 µs급으로 더 빨리 풀린다. 온도 상승이라면

R_{on}

은 열 시정수로 변하고 꺼짐 전압과 무관하다.

6. 200 mm Si(1 mm) 위에 5 µm GaN 에피를 응력 보상 없이 키웠을 때(냉각 인장 약 0.2 %) 일어날 일로 가장 옳은 것은?

GaN 열팽창 계수가 Si보다 커서 냉각 시 GaN이 더 줄어들려다 인장을 받는다.

\sigma \approx 450\,\text{GPa}\times0.0023 \approx 1

GPa, 스토니 식으로 200 mm에서 휨 수백 µm, 에너지 해방률이 파괴 인성을 크게 넘어 균열이 생긴다. 그래서 AlN/AlGaN 전이층으로 압축을 미리 저장한다.

7. 같은 650 V급에서 Si 슈퍼정션(40 mΩ, $Q_{rr}$ 10 µC) 대신 GaN HEMT를 CCM 토템폴 PFC(400 V, 65 kHz)의 고속 레그에 쓰는 가장 큰 이유는?

10\,\mu\text{C}\times400\,\text{V}\times65\,\text{kHz} = 260

W. CCM 토템폴에서는 매 주기 한 스위치의 바디 다이오드가 하드 역회복을 겪으므로

Q_{rr}

가 큰 Si SJ는 쓸 수 없다. GaN(

Q_{rr}

0)이나 SiC(약 0.1 µC → 약 2.6 W)가 이 토폴로지를 가능하게 했다(12장).