Chapter 14

전력 반도체 소자

스마트폰 충전기, 데이터 센터 전원, 전기차 인버터, 태양광 인버터, 고속철 견인 장치. 전기 에너지가 형태를 바꾸는 곳에는 언제나 초당 수만~수백만 번 켜고 끄는 반도체 스위치가 있다. 로직 트랜지스터가 1 V 아래에서 마이크로암페어를 다룬다면 전력 반도체(Power semiconductor device)는 꺼져 있을 때 수백~수천 볼트를 막고, 켜져 있을 때 수십~수천 암페어를 거의 손실 없이 흘려야 한다. 이 두 요구는 정면으로 부딪친다. 높은 전압을 막으려면 두껍고 옅게 도핑된 층이 필요하지만, 그 층은 전류에 큰 저항이 된다. 이 장은 그 트레이드오프를 정량화하는 것에서 출발해 재료(Si → SiC·GaN), 구조(DMOS → 트렌치 → 슈퍼정션), 동작 원리(단극 → 양극성 IGBT)로 그것을 어떻게 넘어 왔는지, 그리고 스위칭과 열이 최종 설계를 어떻게 정하는지 따라간다.

전력 스위치의 세 가지 요구(차단 전압·온저항·스위칭)와 손실의 구성(전도·스위칭·차단)을 설명한다.
충돌 이온화 적분으로 항복 조건을 세우고, 한쪽 접합의 항복 전압과 임계 전기장을 계산한다.
목표 항복 전압에 대해 비펀치스루(NPT)·펀치스루(PT) 드리프트층의 최적 도핑과 두께를 구한다.
단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon_s\mu_n E_c^3)$ 를 유도하고 Si·SiC·GaN의 바리가 성능 지수를 비교한다.
전력 MOSFET(DMOS·트렌치)의 온저항 성분, 슈퍼정션의 전하 균형, IGBT의 전도도 변조·꼬리 전류·래치업을 이해한다.
SiC MOSFET과 분극 2DEG를 쓰는 GaN HEMT의 장단점을 설명한다.
이중 펄스 시험의 턴온·턴오프 파형과 밀러 평탄부를 읽고, 스위칭 주파수에 따른 총손실과 접합 온도, 안전 동작 영역을 따진다.

전력 소자는 무엇이 다른가

이상적인 전력 스위치는 꺼져 있을 때 어떤 전압이든 막고(누설 0), 켜져 있을 때 전압 강하 없이 어떤 전류든 흘리며, 그 사이를 시간 0에 오간다. 실제 소자는 세 방향 모두에서 모자란다. 막을 수 있는 최대 전압은 항복 전압(Breakdown voltage, BV)으로 정해지고, 켜진 상태의 전압 강하는 단위 면적당 특성 온저항(Specific on-resistance, $R_{on,sp}$ )으로 표시하며, 켜고 끄는 동안에는 전압과 전류가 동시에 존재하는 구간이 생긴다. 그래서 전력 소자의 손실은 세 부분으로 나뉜다.

P_{\text{loss}} = \underbrace{D\,I^2 R_{on}}_{\text{전도 손실}} + \underbrace{f_{sw}\,(E_{on}+E_{off})}_{\text{스위칭 손실}} + \underbrace{(1-D)\,V I_{\text{leak}}}_{\text{차단 손실 (보통 무시)}}, \qquad R_{on} = \frac{R_{on,sp}}{A}

D

: 켜져 있는 시간의 비율(듀티),

f_{sw}

: 스위칭 주파수,

E_{on}, E_{off}

: 한 번 켜고 끌 때의 에너지,

A

: 칩의 활성 면적. 칩을 키우면

R_{on}

은 줄지만 커패시턴스가 커져 스위칭 에너지가 늘고, 값도 비싸진다. 전력 소자 설계는 결국 같은 면적에서

R_{on,sp}

와 스위칭 에너지를 동시에 줄이는 싸움이다.

그림 14-1. (a) 이상적 스위치(점선)와 실제 소자: 켜지면 기울기

1/R_{on}

인 저항, 꺼지면 BV까지 작은 누설만 흐르다 항복한다. (b) 유도성 부하를 하드 스위칭하면 전압과 전류가 겹치는 구간에서 에너지가 열로 바뀐다(턴온

E_{on}

, 턴오프

E_{off}

). (c) 전도 손실은 주파수와 무관하고 스위칭 손실은 주파수에 비례한다. 주파수를 올리면 인덕터·커패시터가 작아지지만 손실이 는다.

소자 종류는 차단 전압과 스위칭 주파수로 나뉜 '영역 지도'로 정리할 수 있다. 아래 그림은 2020년대 중반 상용 소자의 대략적인 영역이다. 실리콘 MOSFET은 수백 V 이하·고주파, IGBT는 600 V~6.5 kV·중저주파, 사이리스터는 수 kV~수십 kV·저주파를 맡아 왔다. SiC와 GaN은 이 지도의 오른쪽 위(고전압이면서 고주파)를 넓히고 있다.

그림 14-2. 차단 전압과 스위칭 주파수로 본 전력 소자의 대략적 영역(겹치는 부분이 많고 해마다 넓어진다). 고전압일수록 드리프트층이 두꺼워 온저항이 크므로 Si에서는 양극성 소자(IGBT·사이리스터)가, 저전압·고주파에서는 단극성 MOSFET이 유리하다. 와이드 밴드갭 재료는 고전압 단극 소자를 가능하게 해 이 경계를 무너뜨린다.

구분	전류 운반	대표 소자	장점	약점
단극성(Unipolar)	다수 캐리어만	쇼트키 다이오드, 전력 MOSFET, JFET, HEMT	저장 전하 없음 → 빠른 스위칭	드리프트층 저항이 BV^2~2.5로 증가
양극성(Bipolar)	전자 + 정공 주입	pin 다이오드, IGBT, 사이리스터, BJT	전도도 변조로 두꺼운 층도 저저항	저장 전하 → 역회복·꼬리 전류, 느림

애벌런치 항복과 이온화 적분

전력 소자의 BV는 거의 언제나 애벌런치 항복으로 정해진다(6장 항복에서 사태 항복의 그림을 보았다). 전기장 $\mathcal{E}$ 에서 가속된 전자나 정공이 단위 길이를 진행하는 동안 새 전자–정공 쌍을 만드는 횟수를 이온화 계수(Impact ionization coefficient, $\alpha_n, \alpha_p$ )라 한다. 이온화하려면 캐리어가 산란으로 에너지를 잃기 전에 문턱 에너지(약 $1.5E_g$ )를 얻어야 하므로 계수는 전기장에 지수적으로 민감하다. 이것이 처노웨스 식(Chynoweth law)이다.

\alpha(\mathcal{E}) = a\,\exp\!\left(-\frac{b}{\mathcal{E}}\right) \qquad\text{또는 근사}\qquad \alpha_{\text{eff}} = C\,\mathcal{E}^{7}\ \ (\text{Si: } C = 1.8\times10^{-35}\ \text{cm}^6\text{V}^{-7})

이 책의 계수: Si 전자

a = 7.03\times10^5

cm⁻¹,

b = 1.231\times10^6

V/cm, 정공

1.58\times10^6

2.04\times10^6

(반 오버스트라텐–드 만,

\mathcal{E} \lt 4\times10^5

). 4H-SiC(0001) 전자

1.76\times10^8

3.30\times10^7

, 정공

3.41\times10^8

2.50\times10^7

(하타케야마 2004). GaN 전자

2.6\times10^8

3.42\times10^7

, 정공

4.98\times10^6

1.95\times10^7

(문헌 대표값, 측정마다 차이가 크다). 멱법칙

\alpha_{\text{eff}}

는 풀롭(1967)이 Si에 맞춘 것으로 바리가 교과서의 닫힌 식이 여기서 나온다.

공핍층을 지나며 캐리어가 증식하는 정도를 따지자. 왼쪽( $x = 0$ )에서 들어온 전자 하나가 공핍층 폭 $W$ 를 지나는 동안 만든 정공은 반대 방향으로 가며 또 전자를 만든다. 이 되먹임이 끝없이 이어지는 조건, 즉 증배율 $M$ 이 발산하는 조건이 항복이다.

I_{\text{ion}} = \int_0^W \alpha_n(x)\,\exp\!\left[-\int_0^x\big(\alpha_n - \alpha_p\big)\,dx'\right]dx, \qquad M = \frac{1}{1 - I_{\text{ion}}}, \qquad \text{항복: } I_{\text{ion}} = 1

\alpha_n = \alpha_p = \alpha

이면 조건은 단순히

\int_0^W\alpha\,dx = 1

이다. 한쪽 계단 접합(p⁺n)에서

\mathcal{E}(x) = \mathcal{E}_m - qN_Dx/\varepsilon_s

이고, 항복 순간의 최대 전기장이 임계 전기장

\mathcal{E}_c

다.

\alpha_{\text{eff}} = C\mathcal{E}^7

을 넣고 적분하면 닫힌 식이 나온다: Si에서

BV = 5.34\times10^{13}N_D^{-3/4}

W_{BV} = 2.67\times10^{10}N_D^{-7/8}

cm,

\mathcal{E}_c = 4010\,N_D^{1/8}

V/cm.

여기서 중요한 사실 두 가지. 첫째, $\mathcal{E}_c$ 는 상수가 아니라 도핑에 따라 천천히( $N^{1/8}$ ) 변한다. 공핍층이 넓으면 캐리어가 이온화할 거리가 길어서 더 낮은 전기장에서도 항복한다. 둘째, 임계 전기장은 밴드갭에 대략 $E_g^{2\sim2.5}$ 로 비례한다. Si 약 0.2~0.4 MV/cm, 4H-SiC·GaN 약 2.5~3.5 MV/cm로 열 배쯤 크다. 아래 솔버는 실제 비대칭 계수( $\alpha_n \ne \alpha_p$ )로 적분을 풀고, 이분법으로 $I_{\text{ion}} = 1$ 인 전압을 찾는다.

SIMULATOR

이온화 적분 솔버: 한쪽 접합의 항복

재료

Si 계수 모델

도핑 N_D 역바이어스 V_R / BV

BV (솔버)—

임계 전기장 ℰ_c—

항복 시 공핍층 W—

이온화 적분 / 증배율 M—

Si 닫힌 식 5.34×10¹³N^−3/4—

위: 현재 V_R에서의 전기장 ℰ(x)(삼각형)와 α_n·α_p(로그, 오른쪽 축). 이온화는 전기장 꼭대기 근처 좁은 곳에서만 일어난다. 아래: 증배율 M(V_R). 해볼 것: ① V_R/BV를 0.9 → 0.99로 올리면 M이 1에서 갑자기 발산한다. M = 1/[1 − (V/BV)ⁿ](밀러 식, n ≈ 3~6)과 같은 모양이다. ② 도핑을 10배 낮추면 BV는 약 5.6배(10^3/4), W는 약 7.5배(10^7/8) 커지고 ℰ_c는 25%쯤 낮아진다. ③ 같은 도핑에서 SiC·GaN으로 바꾸면 ℰ_c가 약 7~8배, BV는 수십 배가 된다(BV ∝ ℰ_c²). ④ Si 계수 모델을 바꿔 보자. 반 오버스트라텐 계수는 저도핑에서 BV를 풀롭 모델(바리가 닫힌 식)보다 15% 안팎 낮게 준다. 계수 측정의 불확실성이 곧 설계 마진이 된다. 이 장의 나머지 Si 계산은 바리가 교과서와 같은 풀롭 모델을 쓴다.

실제 소자는 평면 접합이 아니다: 접합 종단

1차원 계산은 '무한히 넓은 평면 접합'의 BV다. 실제 칩의 가장자리에서는 접합이 휘어(원통·구면 접합) 전기장이 몰리므로 BV가 평면 값의 50~80%로 떨어진다. 이를 막는 것이 접합 종단(Edge termination)이다. 플로팅 가드 링, 필드 플레이트, 접합 종단 확장(JTE), 메사·베벨 같은 구조로 표면 전기장을 넓게 펴서 평면 BV의 90% 이상을 회복한다. 종단은 칩 둘레에 수십~수백 µm 폭을 차지하므로 작은 칩일수록 면적 손해가 크다.

드리프트층 설계: 비펀치스루와 펀치스루

전력 소자의 전압은 드리프트층(Drift region)이라 부르는 옅게 도핑된 n⁻층이 막는다. 켜졌을 때 전류도 이 층을 수직으로 지나가므로 그 저항 $R_{\text{drift}} = W_D/(q\mu_nN_D)$ 이 온저항의 하한이 된다. 두께 $W_D$ 를 정하는 방법은 두 가지다. 항복 순간의 공핍층이 드리프트층 안에 다 들어가도록 두껍게 만들면 비펀치스루(Non-punch-through, NPT)로 전기장이 삼각형이다. 공핍층이 n⁺ 기판(또는 필드 스톱층)에 닿도록 얇게 만들면 펀치스루(Punch-through, PT)로 전기장이 사다리꼴이 된다.

그림 14-3. 같은 BV(전기장 아래 면적)를 막는 두 설계. 위의 띠는 소자 단면(⊕: 공핍층에 드러난 이온화 도너), 아래는 항복 순간의 전기장이다. (a) NPT는 공핍층 끝이 드리프트층 안에 있다. (b) PT는 공핍층이 n⁺에 닿아 전기장이 잘린다. 같은 면적을 더 짧은 거리에 담으므로 층이 얇아지고, 그 대가로 도핑은 조금 낮아진다. 저항

\propto W_D/N_D

는 PT 쪽이 작다.

임계 전기장을 상수로 놓으면 PT 설계를 손으로 최적화할 수 있다. 사다리꼴 면적 $BV = \mathcal{E}_cW_D - qN_DW_D^2/(2\varepsilon_s)$ 에서 $N_D$ 를 풀어 $R_{\text{drift}} = W_D/(q\mu_nN_D)$ 에 넣고 $W_D$ 로 미분하면

W_D^{\text{opt}} = \frac{3}{2}\frac{BV}{\mathcal{E}_c} = 0.75\,W_{NPT}, \qquad N_D^{\text{opt}} = \frac{8}{9}N_{NPT}, \qquad R_{\text{drift}}^{\text{opt}} = 0.84\,R_{NPT}

W_{NPT} = 2BV/\mathcal{E}_c

N_{NPT} = \varepsilon_s\mathcal{E}_c^2/(2qBV)

. 실제로는

\mathcal{E}_c

가 도핑에 따라 변하므로 이온화 적분으로 직접 최적화하면 감소 폭이 12~15% 정도다(바리가). 고전압 IGBT의 필드 스톱(Field stop) 층도 같은 생각으로 드리프트층을 얇게 만든다.

SIMULATOR

드리프트층 설계기: 도핑과 두께로 BV와 R_drift 맞추기

재료

드리프트 도핑 N_D 드리프트 두께 W_D

BV (이온화 적분)—

구조—

R_drift—

같은 BV의 NPT 대비—

왼쪽: 항복 순간의 전기장. 공핍층이 n⁺에 닿으면(PT) 잘린 사다리꼴이 된다. 오른쪽: 현재 BV를 유지하면서 두께를 바꿀 때(도핑은 BV를 맞추도록 자동 조정) R_drift가 어떻게 변하는지. 해볼 것: ① 두께를 크게 두고 도핑만 바꾸면 BV는 도핑만으로 정해진다(NPT). ② 두께를 줄여 가면 어느 순간 전기장이 잘리며 PT가 된다. 같은 BV를 지키려면 도핑을 낮춰야 한다. ③ 오른쪽 곡선의 최솟값이 최적 PT다. 너무 얇게 하면 도핑을 크게 낮춰야 해서 저항이 다시 커진다. ④ SiC로 바꾸면 같은 BV에서 층은 약 1/10 두께, 도핑은 약 100배, R_drift는 수백 분의 1이 된다.

단극 한계와 바리가 성능 지수

NPT 드리프트층의 두께와 도핑을 임계 전기장으로 쓰면 $W = 2BV/\mathcal{E}_c$ , $N_D = \varepsilon_s\mathcal{E}_c^2/(2qBV)$ 이다. 이를 저항 식에 넣으면 소자 구조와 무관한, 재료만으로 정해지는 온저항의 하한이 나온다. 이것이 단극 소자의 실리콘 한계, 일반적으로는 단극 한계(Unipolar limit)다.

R_{on,sp}^{\text{ideal}} = \frac{W}{q\mu_nN_D} = \frac{4\,BV^2}{\varepsilon_s\,\mu_n\,\mathcal{E}_c^3}, \qquad \text{BFOM} \equiv \varepsilon_s\,\mu_n\,\mathcal{E}_c^3 = \frac{4\,BV^2}{R_{on,sp}}

\mathcal{E}_c

의 도핑 의존성(

\propto BV^{-1/6}

)까지 넣으면 Si

R_{on,sp} \approx 5.93\times10^{-9}\,BV^{2.5}

Ω·cm², 4H-SiC 약

3\times10^{-12}\,BV^{2.5}

Ω·cm²(높은 이동도 가정). 분모의 세제곱 때문에 임계 전기장이 10배 크면 같은 BV에서 저항이 1000배 작아진다. BFOM은 바리가(B. J. Baliga, 1982)가 제안한 바리가 성능 지수(Baliga's figure of merit)다.

재료	E_g (eV)	ε_r	μ_n (cm²/V·s)	ℰ_c (MV/cm, 대표값)	열전도도 (W/cm·K)	BFOM (Si = 1)
Si	1.12	11.7	1350	~0.3	1.5	1
4H-SiC	3.26	9.7	~950 (⊥c)	~2.5–3	3.7–4.9	~300–500
GaN	3.39	8.9–9.5	~1250 (벌크) / ~2000 (2DEG)	~3.3	1.3–2.3	~900–1500
β-Ga₂O₃	~4.8	~10	~200	~8 (예측)	0.1–0.3	~3000 (예측)
다이아몬드	5.5	5.7	~2000	~10	~20	~10⁴ (이론)

표의 수치는 Baliga, Fundamentals of Power Semiconductor Devices와 공개 문헌의 대략값이다. ℰ_c가 도핑에 따라 변하므로 BFOM도 비교 조건에 따라 몇 배씩 달라진다. Ga₂O₃는 큰 밴드갭이 매력적이지만 열전도도가 Si의 1/10 수준이고 p형 도핑이 어려우며, 다이아몬드는 대구경 기판과 도핑이 걸림돌이다.

PREDICT

BV를 두 배로 올리면 온저항은 몇 배?

600 V급 Si 단극 소자의 드리프트층을 다시 설계해 BV를 1200 V로 두 배 올렸다. 이상적 R_on,sp는 몇 배가 될까?

두께는 약 2.2배(

BV^{7/6}

) 늘고, 도핑은 약 2.5배(

BV^{-4/3}

) 줄어야 한다. 곱하면

2^{2.5} \approx 5.7

배. ℰ_c가 상수라면 4배(②)이지만, 공핍층이 넓어질수록 ℰ_c가 낮아지는 효과가 0.5제곱을 더한다. 아래 그래프에서 세 재료의 한계선을 직접 비교해 보자.

그래프를 좌우로 끌어 BV 선택

먼저 위에서 답을 골라 보세요.

항복 전압 BV 상용 소자 대략값 표시 바리가 닫힌 식(Si) 겹치기

선: 각 재료의 단극 한계(이상적 NPT 드리프트층). 점: 같은 BV에서의 한계값. ⊗: 상용 소자 대략값.

Si 한계—

SiC 한계—

GaN 한계—

Si / SiC—

ℰ_c (MV/cm): Si / SiC / GaN—

곡선은 앞의 이온화 적분 솔버로 각 BV에 대한 NPT 도핑을 찾고, 도핑 의존 이동도(SC.mobility)로 R = W/(qμN)을 계산한 것이다. 점은 2024년 전후 공개 자료의 대략값(칩 전체 R_on·A, '약'): Si 슈퍼정션 650 V ~10 mΩ·cm², SiC MOSFET 1.2 kV ~2.5, 3.3 kV ~10, GaN HEMT 650 V ~2.5(수평형이라 같은 축 비교는 근사). 해볼 것: ① 슈퍼정션 점이 Si 한계선 아래에 있다. 어떻게 가능할까(슈퍼정션 절)? ② SiC 1.2 kV 소자는 한계보다 5~6배 위에 있다. 드리프트층이 너무 얇아져 채널·기판 저항이 지배하기 때문이다. ③ BV가 낮을수록 세 재료의 차이가 작아 보이는 이유는 실제 소자에서 채널 저항이 드리프트 저항보다 커지기 때문이다.

전력 MOSFET: DMOS와 트렌치

로직 MOSFET은 소스·드레인이 표면에 나란히 있지만, 전력 MOSFET은 전류가 칩을 수직으로 관통하게 만든다. 드레인은 칩 뒷면 전체이고, 앞면에는 수백만 개의 작은 셀이 병렬로 배열된다. 1970년대 말에 나온 DMOS(Double-diffused MOS)는 같은 마스크 창으로 p 바디와 n⁺ 소스를 차례로 확산시켜 두 확산 깊이의 차로 채널 길이(약 1 µm)를 정했다. 채널은 표면에 수평으로 생기고, 전자는 채널 → 게이트 아래 축적층 → 두 p 바디 사이의 좁은 목(JFET 영역) → 드리프트층 → n⁺ 기판으로 흐른다. 1990년대 이후 저전압에서는 게이트를 실리콘 속 홈에 묻은 트렌치 MOSFET(Trench MOSFET, UMOS)이 주류가 되었다. 채널이 홈 벽면을 따라 수직으로 서므로 JFET 영역이 사라지고 셀 피치를 수 µm에서 1 µm 아래까지 줄일 수 있다.

그림 14-4. (a) 평면 DMOS: 전자(파란 화살표)는 표면 채널과 축적층을 지나 두 p 바디 사이의 JFET 목을 통과한 뒤 드리프트층에서 약 45°로 퍼진다. JFET 목이 있어 피치를 줄이기 어렵다. (b) 트렌치 MOSFET: 채널이 홈 벽면에 수직으로 서서 JFET 영역이 없다. 셀 피치가 작을수록 단위 면적당 채널 폭이 커진다. 노란 점선은 전압을 막는 p 바디/n⁻ 접합이다.

R_{on,sp} = R_{ch} + R_{acc} + R_{JFET} + R_{drift} + R_{sub}, \qquad R_{ch,sp} = \frac{L_{ch}\,p}{2\,\mu_{ch}\,C_{ox}\,(V_{GS} - V_{th})}

p

: 셀 피치(채널 두 개가 피치 하나를 공유). 채널·축적층 저항은 피치에 비례하므로 피치를 줄이면 준다. 평면 DMOS의 JFET 저항은 두 p 바디 사이 목의 폭

a = W_G - 2W_0

(

W_0

: 영 바이어스 공핍 폭)이 좁을수록 급증한다. 드리프트 저항은 JFET 목에서 45°로 퍼지는 전류 모형(바리가)으로 계산한다.

SIMULATOR

전력 MOSFET 온저항 분해: 어디가 병목인가

구조

정격 BV 셀 피치 p 게이트 전압 V_GS

총 R_on,sp—

가장 큰 성분—

Si 한계 대비—

드리프트 N_D (cm⁻³) · W_D—

위: 성분별 막대(비율). 아래: 같은 피치·게이트 전압에서 BV에 따른 총 R_on,sp(실선: 현재 구조, 점선: 다른 구조, 회색: Si 한계). 가정: L_ch = 1 µm, t_ox = 50 nm, μ_ch = 400, μ_acc = 600 cm²/V·s, V_th = 3 V, p 바디 창 5 µm·깊이 3 µm, 트렌치 폭 1 µm, 기판 0.05 mΩ·cm², 드리프트층은 BV에 맞춘 최적 NPT(풀롭 모델). 해볼 것: ① 30~40 V에서는 채널·축적·JFET 같은 표면 성분이 대부분이다. 트렌치로 바꾸고 피치를 2 µm로 줄여 보라. ② BV를 600 V로 올리면 드리프트가 대부분(트렌치 약 99%, 평면 DMOS 약 75%)을 차지해 구조를 바꿔도 총저항 차이가 15% 안팎이다. 고전압에서 Si MOSFET의 한계다. ③ 평면 DMOS에서 피치를 8 µm 아래로 줄이면 JFET 목이 막혀 저항이 폭증한다.

저전압에서 한계를 넘는 법: 차폐 게이트

100~250 V급에서는 트렌치를 깊게 파고 게이트 아래에 소스와 연결된 차폐 전극(Shield / field plate)을 넣는다. 이 전극이 드리프트층을 옆에서 공핍시켜 전기장을 사다리꼴에 가깝게 펴 주므로, 같은 BV에서 도핑을 높일 수 있다. 다음 절의 슈퍼정션과 같은 원리(옆에서 전하를 상쇄)를 전극으로 구현한 것이다.

슈퍼정션: 전하 균형으로 실리콘 한계 넘기

단극 한계는 '드리프트층의 도너 전하가 수직 전기장의 기울기를 만든다'는 1차원 가정에서 나왔다. 1990년대 후반 상용화된 슈퍼정션(Superjunction, SJ)은 이 가정을 깬다. 드리프트층을 폭 수 µm의 n 기둥과 p 기둥이 번갈아 늘어선 구조로 바꾸고, 두 기둥의 전하량을 같게( $N_Aw_p = N_Dw_n$ ) 맞춘다. 역바이어스를 걸면 기둥들이 옆으로 먼저 완전히 공핍되고, 그 뒤로는 알짜 전하가 거의 0인 층처럼 행동해 수직 전기장이 직사각형으로 평평해진다.

그림 14-5. (a) n·p 기둥이 번갈아 선 슈퍼정션 드리프트층. 전하가 균형을 이루면 이온화된 도너(⊕)와 억셉터(⊖) 사이의 옆 전기장이 기둥을 옆 방향으로 먼저 공핍시킨다. (b) 그 결과 수직 전기장이 평평해져(직사각형) 같은 BV를 절반 두께로 막고, 기둥의 도핑은 옆 공핍 조건

qN_Dw/2 \lesssim \varepsilon_s\mathcal{E}_c

까지 높일 수 있다.

BV \approx \mathcal{E}_{c}L, \qquad R_{on,sp}^{SJ} \approx \frac{2L}{q\mu_nN_D} \propto BV\cdot w, \qquad N_D\,w \lesssim \frac{2\varepsilon_s\mathcal{E}_c}{q} \approx 2\sim4\times10^{12}\ \text{cm}^{-2}

n 기둥이 면적의 절반이므로 인자 2. 도핑 상한이 기둥 폭에 반비례하므로

R_{on,sp}

는 BV에 거의 1차로 비례하고 기둥 폭에 비례한다(바리가·첸 이론에서

BV^{1.32}

정도). 기둥을 좁게 할수록 유리하지만, 전하 불균형

\delta = (N_Aw_p - N_Dw_n)/(N_Dw_n)

에 BV가 민감해져 공정 여유가 좁아진다. 600~900 V 기둥 깊이는 약 35~50 µm로, 에피 성장과 이온 주입을 6~8번 반복하는 다층 에피 또는 깊은 트렌치 재충전으로 만든다.

SIMULATOR

슈퍼정션 전하 균형: 공정 여유와 실리콘 한계

기둥 깊이 L 기둥 폭 w (n = p) n 기둥 도핑 N_D 전하 불균형 δ (p 과잉)

BV—

R_on,sp (드리프트)—

같은 BV의 Si 한계—

N_Dw (cm⁻²) · ℰ_lat (kV/cm)—

왼쪽: 기둥 단면과 항복 순간의 수직 전기장(불균형이 있으면 기울어진 사다리꼴). 오른쪽: 불균형 δ에 따른 BV(현재 도핑 실선, 절반 도핑 점선). 모형: 불균형 알짜 전하 δN_D/2가 수직 전기장의 기울기를 만들고 항복은 이온화 적분(풀롭)으로 판정, 옆 전기장 qN_Dw/2ε_s가 크면 그만큼 항복이 빨라지며 ℰ_lat ≳ 3.5×10⁵ V/cm면 기둥이 다 공핍되지 못해 일반 접합처럼 항복한다. 해볼 것: ① 기본값에서 BV ≈ 680 V, 저항은 Si 한계의 약 1/6이다. ② 도핑을 두 배로 올리면 저항은 절반이지만 오른쪽 곡선이 뾰족해진다. ±10% 불균형에서 BV가 얼마나 떨어지나? ③ 도핑을 더 올려 N_Dw가 약 4×10¹² cm⁻²를 넘으면 BV가 수십 V로 무너진다. 기둥 폭을 줄이면 다시 살아난다. 기둥을 가늘게 만드는 것이 슈퍼정션 세대 진화의 핵심이었다(피치 약 15 → 5 µm).

IGBT: MOSFET의 입력, 바이폴라의 출력

600 V 이상에서 Si MOSFET의 드리프트 저항은 감당하기 어렵다. 1980년대 초 GE의 바리가와 RCA 연구진이 발표한 IGBT(Insulated-gate bipolar transistor)는 해법이 단순하다. 전력 MOSFET의 n⁺ 기판을 p⁺로 바꾼 것이다. 게이트가 채널을 열면 전자가 드리프트층으로 흘러 들어가고, 이 전자가 뒷면 p⁺/n⁻ 접합을 순방향으로 바이어스해 정공이 대량 주입된다. 드리프트층은 도핑(10¹³~10¹⁴ cm⁻³)보다 수백 배 많은 전자·정공으로 채워지고 저항이 극적으로 떨어진다. 이것이 전도도 변조(Conductivity modulation)다(6장의 고주입, 11장의 BJT와 같은 물리).

그림 14-6. (a) IGBT 단면: 뒷면이 p⁺ 컬렉터라 켜지면 정공이 드리프트층에 주입된다. (b) 등가 회로: MOSFET이 넓은 베이스 pnp 트랜지스터의 베이스 전류를 공급한다. 이미터 쪽 n⁺/p 바디/n⁻는 기생 npn을 이루어 pnp와 함께 사이리스터(pnpn)가 된다. p 바디의 저항으로 npn이 켜지면 두 트랜지스터가 서로를 켜 주는 래치업이 일어난다.

대가는 두 가지다. 첫째, 컬렉터 쪽 pn 접합 때문에 약 0.7 V의 무릎 전압이 생겨 저전류에서는 MOSFET보다 불리하다. 둘째, 드리프트층에 쌓인 전자–정공 전하가 꺼질 때 바로 사라지지 않는다. 채널이 닫혀 전자 공급이 끊긴 뒤에도 남은 정공이 재결합하며 흘러 꼬리 전류(Tail current)를 만든다. 수명 $\tau$ 를 줄이면(전자선·양성자 조사, 백금 확산) 꼬리는 짧아지지만 저장 전하가 줄어 온전압이 오른다. 이 온전압–턴오프 손실 트레이드오프가 IGBT 세대(PT → NPT → 트렌치 필드 스톱)를 가르는 지표다. 또 하나의 위험은 래치업(Latch-up)이다. 현대 IGBT는 p 바디 아래를 고농도로 만들고 n⁺ 이미터를 짧게 해서 정상 동작 범위에서는 래치업이 일어나지 않게 설계한다.

V_{CE,on} \approx \underbrace{\frac{kT}{q}\ln\frac{J}{J_s}}_{\text{컬렉터 접합}} + \underbrace{J R_{ch}}_{\text{MOS 채널}} + \underbrace{\frac{J\,W_D}{\mu_a\eta J\tau/W_D + q\mu_nN_D}}_{\text{변조된 드리프트}}, \qquad Q_{\text{stored}} \approx \eta J\tau

드리프트층의 평균 캐리어 밀도를 전하 제어식

n \approx \eta J\tau/(qW_D)

로 근사했다.

\mu_a = \mu_n + \mu_p

(캐리어 간 산란 포함 약 900 cm²/V·s),

\eta \approx 0.15

는 이미터 쪽에서 캐리어 밀도가 떨어지는 현수선 분포의 손해를 묶은 경험 인자. 고전류에서 드리프트 전압은

W_D^2/(\mu_a\eta\tau)

로 포화한다. 즉 두께의 제곱에 비례하고 전류와 무관하다(MOSFET은

J

에 비례). 이 근사는 정성적 경향만 맞춘다.

SIMULATOR

IGBT vs MOSFET: 온상태 교차점과 수명 트레이드오프

정격 BV 고주입 수명 τ (IGBT)

슈퍼정션 곡선은 900 V 이하에서만 그린다. 검은 점: IGBT와 Si MOSFET의 온전압이 같아지는 교차 전류.

100 A/cm²의 온전압: MOSFET / SJ—

IGBT / SiC—

IGBT = Si MOSFET 교차 전류—

IGBT 저장 전하 (100 A/cm²)—

드리프트층은 Si는 BV에 맞춘 필드 스톱(PT 최적, 두께 약 0.8×NPT), SiC는 NPT 최적값. 채널 등 고정 저항: Si MOSFET 0.35, IGBT 2, SiC 1.9 mΩ·cm². 슈퍼정션은 N_Dw = 1.5×10¹² cm⁻², w = 4 µm, 평균 전기장 1.9×10⁵ V/cm로 축척. 해볼 것: ① 100 V에서는 MOSFET이 모든 전류에서 IGBT보다 낫다(무릎 전압 0.7 V 때문). ② BV를 올리면 교차 전류가 급격히 낮아진다. 1.2 kV에서 Si MOSFET은 100 A/cm²에 수십 V가 필요하다. ③ τ를 줄이면 IGBT 곡선이 오른쪽으로 밀리지만 저장 전하(꼬리 전류의 원천)가 준다. ④ 1.2 kV SiC MOSFET은 무릎 없이 IGBT와 비슷하거나 낮은 온전압을 낸다. SiC가 IGBT 시장을 잠식하는 이유다.

와이드 밴드갭: SiC MOSFET과 GaN HEMT

4H-SiC는 Si와 같은 방식(수직 이중 확산·트렌치 MOSFET, 쇼트키 다이오드)으로 소자를 만들 수 있고 열전도도가 Si의 약 3배라 고온에 강하다. 표준 열산화로 SiO₂를 키울 수 있다는 점도 결정적이다. 그러나 SiC/SiO₂ 계면에는 탄소 관련 결함과 근계면 트랩이 많아 채널 이동도가 벌크(약 950)의 2~5%인 20~50 cm²/V·s에 그친다. 그래서 1.2 kV급 SiC MOSFET의 온저항은 드리프트가 아니라 채널이 지배하고, 문턱 전압 불안정(BTI)과 게이트 산화막 신뢰성이 주요 과제다(16장). 또 SiC의 pn 바디 다이오드에 순방향 전류를 오래 흘리면 기저면 전위가 적층 결함으로 자라 전압 강하가 커지는 양극성 열화가 있어, 에피 버퍼층으로 이를 억제한다. 쇼트키 장벽 다이오드(SBD, 7장)는 SiC가 가장 먼저(2001년) 상용화한 소자로, 역회복이 없어 Si IGBT와 짝을 이루는 환류 다이오드로 널리 쓰인다.

GaN은 대부분 Si 기판 위에 성장한 수평형 소자다. 핵심은 AlGaN/GaN 이종 접합(13장)의 2차원 전자 가스다. 우르츠광 GaN은 대칭 중심이 없어 결정 자체가 전기 분극을 갖는다(자발 분극). 그 위에 격자 상수가 작은 AlGaN을 얇게 키우면 인장 변형으로 압전 분극이 더해진다. 계면에서 분극이 불연속하므로 고정된 양의 분극 전하 $\sigma_{pol} \approx 10^{13}$ cm⁻²가 생기고, 이를 보상하러 전자가 GaN 쪽 삼각 우물에 모인다. 도핑 없이도 $n_s \approx 10^{13}$ cm⁻², 이동도 약 2000 cm²/V·s의 채널이 생기므로 면저항이 300~500 Ω/□에 불과하다. 이 채널을 쓰는 트랜지스터가 HEMT(High-electron-mobility transistor)다.

그림 14-7. (a) Si 기판 위 수평형 GaN HEMT. 게이트–드레인 거리

L_{gd}

와 필드 플레이트가 BV를 정한다. (b) Ga면 AlGaN/GaN에서 자발·압전 분극 차이가 계면에 양전하

+\sigma_{pol}

을 만들고, 이 전하가 AlGaN 안에 큰 전기장을 걸어 계면의 전도대를 페르미 준위 아래로 끌어내린다. 그 삼각 우물에 2DEG가 모인다.

n_s = \frac{\sigma_{pol}}{q} - \frac{\varepsilon_{AlGaN}}{q^2 d}\Big[q\phi_B + E_F - \Delta E_c - qV_{GS}\Big], \qquad V_{th} \approx \phi_B - \frac{\Delta E_c}{q} - \frac{\sigma_{pol}\,d}{\varepsilon_{AlGaN}}

암바허(Ambacher, 1999–2002)의 모형.

d

: AlGaN 두께,

\phi_B

: 게이트 쇼트키 장벽,

E_F

: 계면 전도대에서 잰 페르미 준위(삼각 우물 바닥 상태 + 2D 상태 밀도로 채운 높이). 분극 전하가 크고

d

가 두꺼우면

V_{th}

가 음수인 노멀리 온(공핍형) 소자가 된다. 전력 스위치는 안전을 위해 노멀리 오프가 필요하므로 p-GaN 게이트(게이트 아래 2DEG를 공핍), 게이트 리세스, 저전압 Si MOSFET과의 캐스코드로 문턱을 양으로 만든다.

SIMULATOR

AlGaN/GaN 분극 2DEG와 문턱 전압

Al 조성 x AlGaN 두께 d 게이트 전압 V_GS

분극 전하 σ_pol/q—

2DEG n_s—

문턱 전압 V_th—

면저항 (μ = 2000)—

위: 게이트 아래 전도대(게이트 금속 | AlGaN | GaN 깊이 방향)와 2DEG(파란 채움). 아래: AlGaN 두께에 따른 n_s(V_GS = 0, 현재 조성)와 현재 점. 모형: 암바허의 분극 식(Ga면, 완전 변형 AlGaN), φ_B = 0.84 + 1.3x eV, ΔE_c = 0.7ΔE_g, 삼각 우물 바닥 상태를 넣어 E_F를 자기 일관적으로 반복 계산. 해볼 것: ① 기본값에서 n_s ≈ 9×10¹² cm⁻², V_th ≈ −4.6 V(노멀리 온). ② d를 줄여 보라. 약 4~5 nm 아래에서 2DEG가 사라진다. 게이트 아래만 얇게 깎는 리세스로 노멀리 오프에 접근하는 원리다. ③ x를 높이면 분극 전하와 ΔE_c가 커져 n_s가 늘지만, 실제로는 변형이 커져 결정 결함과 신뢰성 문제가 생기므로 x ≈ 0.2~0.3을 주로 쓴다.

GaN의 숙제: 전류 붕괴와 수직형

고전압 스위칭 직후 표면·버퍼의 트랩이 전자를 붙잡아 2DEG를 부분 공핍시키면 켜진 상태 저항이 잠시 커진다. 이를 전류 붕괴(Current collapse, dynamic R_on)라 하며, SiN 패시베이션과 필드 플레이트, 탄소 도핑 버퍼 최적화로 줄여 왔다. 수평형 GaN은 Si 기판 위라 값싸고 빠르지만 BV를 올리려면 칩이 옆으로 길어진다. 그래서 650 V 이하(충전기·서버 전원·라이다)가 주력이고, 1.2 kV 이상은 GaN 기판 위 수직형 소자로 연구되고 있다. GaN HEMT의 고주파 응용은 15장에서 다룬다.

스위칭 과도 현상: 이중 펄스 시험

전력 소자의 스위칭 특성은 이중 펄스 시험(Double-pulse test, DPT)으로 잰다. 직류 버스 $V_{DD}$ 에 피시험 소자(DUT)와 유도성 부하 $L$ , 그리고 부하와 병렬인 환류 다이오드(또는 위쪽 소자의 바디 다이오드)를 연결한다. 첫 번째 펄스로 인덕터 전류를 원하는 값까지 올린 뒤 끄면 그 순간이 턴오프이고, 짧게 쉬는 동안 전류는 다이오드로 돌다가, 두 번째 펄스에서 다시 켜는 순간이 턴온이다. 인덕터가 전류를 거의 일정하게 붙들고 있으므로 한 번의 시험으로 같은 전류에서의 턴온·턴오프를 모두 볼 수 있다.

그림 14-8. (a) 이중 펄스 시험 회로. 인덕터 전류는 DUT가 켜져 있으면 DUT로, 꺼져 있으면 환류 다이오드로 흐른다. (b) 턴온 중 파형: ①

C_{iss}

충전(아무 일 없음) ② 문턱을 넘어 드레인 전류가 부하 전류까지 오름(전압은

V_{DD}

그대로) ③ 게이트 전류가 모두

C_{gd}

를 방전하는 데 쓰여

v_{GS}

가 멈추고 드레인 전압이 떨어짐(밀러 평탄부) ④ 게이트가 끝까지 충전되어

R_{on}

이 최소가 된다.

V_{gp} = V_{th} + \frac{I_L}{g_{fs}}, \qquad \left|\frac{dv_{DS}}{dt}\right|_{\text{on}} \approx \frac{V_{drv} - V_{gp}}{R_g\,C_{gd}}, \qquad \left|\frac{dv_{DS}}{dt}\right|_{\text{off}} \approx \frac{V_{gp} - V_{off}}{R_g\,C_{gd}}, \qquad E = \int v_{DS}\,i_D\,dt

g_{fs}

: 전달 컨덕턴스,

C_{gd}

: 밀러 커패시턴스(드레인 전압이 높을수록 공핍층이 넓어져 작아진다). 턴온에서는 환류 다이오드의 역회복 전하

Q_{rr}

이 DUT로 흘러 전류 과도(오버슈트)와 추가 손실

\approx V_{DD}Q_{rr}

을 만들고, 출력 커패시턴스에 저장된

E_{oss}

도 채널에서 열로 사라진다. 소스 공통 인덕턴스

L_s

는

L_s\,di/dt

만큼 게이트 전압을 깎아 전류 변화 속도를 늦춘다.

ANIMATION

이중 펄스 시험: 턴오프·턴온 파형과 밀러 평탄부

소자 (650 V급, ~45 mΩ)

버스 전압 V_DD 부하 전류 I_L 게이트 저항 R_g

E_off / E_on—

밀러 평탄 V_gp—

최대 dv/dt (오프 / 온)—

턴온 피크 전류—

게이트 노드와 드레인 노드의 전하 보존식(비선형 C_gd·C_ds, 선형 전달 특성 + tanh 선형 영역, 소스 인덕턴스)을 0.05 ns 간격 후방 오일러·뉴턴법으로 적분한다. 다이오드 역회복은 Q_rr의 절반이 빠진 순간 회복이 시작되는 삼각형 근사, IGBT 꼬리는 지수 감쇠(초기 0.15 I_L, τ = 150 ns). 소자 값은 같은 등급 데이터시트의 대략값을 단순화한 것이다. 해볼 것: ① 턴오프에서 v_GS가 평탄부에 머무는 동안 v_DS가 오르고, 그 뒤에 전류가 떨어진다. ② R_g를 키우면 평탄부가 길어지고 dv/dt가 줄며 손실이 는다. EMI·절연 스트레스(dv/dt)와 손실 사이의 타협이다. ③ IGBT의 턴오프 꼬리 전류와 Si 다이오드의 역회복 피크를 SiC·GaN과 비교하라. GaN은 바디 다이오드가 없어 Q_rr = 0이다.

스위칭 손실은 주파수에 비례하므로, 같은 소자라도 어떤 주파수에서 쓰느냐에 따라 최적의 선택이 바뀐다. 아래 시뮬레이터는 바로 위 파형 모델로 각 소자의 $E_{on}+E_{off}$ 를 구하고, 온저항의 온도 의존성까지 넣어 총손실과 접합 온도를 자기 일관적으로 푼다.

SIMULATOR

총손실 vs 스위칭 주파수: 어느 소자가 언제 이기나

그래프를 끌어 주파수 선택

버스 전압 스위치 전류 (D = 0.5) 열저항 R_th,ja 주변 온도 T_a 주파수 f_sw

현재 f에서 최소 손실 소자—

그 소자의 전도 / 스위칭—

접합 온도 T_j—

T_j,max를 넘지 않는 최대 f: SJ / IGBT / SiC / GaN—

손실 P = D·P_on(T_j) + f(E_on+E_off), T_j = T_a + P·R_th,ja를 반복으로 푼다. 온저항의 온도 계수: R ∝ (T/298 K)^α, α = Si SJ 2.5, SiC 0.96, GaN 1.83; IGBT는 무릎 전압 −2 mV/K, 저항 α = 1.5. 점선은 허용 손실 (T_j,max − T_a)/R_th(SiC는 175 °C, 나머지 150 °C). 곡선이 끊긴 곳은 열폭주(손실이 온도를 올리고 온도가 다시 손실을 키워 수렴하지 않음)다. 해볼 것: ① 10 kHz 근처에서는 IGBT도 해볼 만하지만 100 kHz 이상에서는 GaN·SiC만 남는다. ② 전류를 올리면 전도 손실(I²)이 커져 교차 주파수가 이동한다. ③ R_th와 전류를 함께 키우면 온저항 온도 계수가 가장 큰 Si SJ 곡선이 가장 먼저 끊긴다(열폭주).

열 한계와 안전 동작 영역

손실은 결국 접합의 온도를 올린다. 정상 상태에서는 전기 회로처럼 열 흐름(W)이 열저항(K/W)을 지나며 온도 차를 만든다.

T_j = T_a + P_{\text{loss}}\big(R_{th,jc} + R_{th,cs} + R_{th,sa}\big), \qquad R_{th,jc} \approx \frac{t_{\text{chip}}}{k A} + R_{\text{solder}} + \dots, \qquad \Delta T_j(t) = P\,Z_{th}(t)

j: 접합, c: 케이스, s: 방열판, a: 주변. 짧은 펄스에서는 열이 칩과 패키지의 열용량에 먼저 저장되므로 과도 열 임피던스

Z_{th}(t)

(포스터·카우어 RC 망)로 계산한다. 최대 접합 온도는 Si 150~175 °C, SiC 175 °C(소자 자체는 더 견디지만 패키지·산화막이 제한). 반복되는

\Delta T_j

는 본드 와이어 들뜸과 솔더 피로를 일으켜 수명을 정한다(파워 사이클링, 16장). 패키지 쪽 열 설계는 PackagingBook의 열 관리를 참고하자.

소자를 안전하게 쓸 수 있는 전압–전류 범위를 안전 동작 영역(Safe operating area, SOA)이라 한다. 로그–로그 축에서 네 개의 경계로 그려진다: 온저항(왼쪽 위 대각선), 최대 전류(패키지·본드 와이어), 최대 전력(열, 기울기 −1), 그리고 BV(오른쪽 수직선). 바이폴라 소자는 여기에 2차 항복이 더해진다. 고전압·고전류에서 전류가 한 점으로 몰려 국부 온도가 폭주하는 현상이다. MOSFET도 선형 영역(평탄부 근처)에서 오래 머물면 문턱 전압의 음의 온도 계수 때문에 뜨거운 셀이 더 많은 전류를 끌어당기는 열 불안정이 생겨, 최신 미세 셀 MOSFET은 선형 모드 SOA가 오히려 좁다. 펄스가 짧을수록 열 경계는 위로 올라간다( $Z_{th}$ 가 작으므로).

그림 14-9. 안전 동작 영역(SOA)의 경계. 열 경계는

I\cdot V = P_{\max}

라 로그 축에서 기울기 −1이고, 펄스가 짧을수록

Z_{th}

가 작아 위로 올라간다(점선). 스위칭 궤적이 이 영역 밖으로 나가면 한 번에 파괴될 수 있다. 단락 내구성(예: 10 µs 동안

V_{DD}

·포화 전류를 견딤)도 IGBT·SiC 소자의 중요한 사양이다.

항목	대표값	비고
TO-247 이산 소자 R_th,jc	0.3~0.8 K/W	칩 크기에 반비례
인버터 모듈 (스위치당) R_th,jc	0.05~0.3 K/W	DBC 세라믹 기판, 양면 냉각이면 더 작다
방열판 + 서멀 그리스 R_th,ca	0.1~2 K/W	수랭 냉각판은 0.1 K/W 수준
열전도도 Si / SiC / GaN / Cu	1.5 / ~4 / ~1.5 / 4 W/cm·K	SiC 칩은 작아도 열을 잘 퍼뜨린다

설계 챌린지: 컨버터 사양을 최소 손실로

이제 이 장의 모든 조각을 한데 모은다. 컨버터 사양이 주어지면 소자 기술을 고르고, 드리프트층의 도핑과 두께로 BV를 맞추고(이온화 적분), 칩 면적을 정해 전도 손실과 스위칭 손실의 균형을 잡아야 한다. 칩 값은 재료마다 다르므로(SiC 웨이퍼가 Si보다 훨씬 비싸다) 면적에는 예산이 걸린다. 버스 전압의 1.5배 이상 BV를 확보해야 우주선(cosmic ray)에 의한 단일 사건 소손과 스위칭 오버슈트에 견딘다.

CHALLENGE

소자와 드리프트층을 골라 사양을 최소 손실로 맞추기

사양

—

소자 기술

드리프트 도핑 N_D 드리프트 두께 W_D 칩 면적 A

—

BV / 필요—

전도 / 스위칭 손실—

총손실 / 목표—

T_j / 최대—

칩 비용 / 예산—

모형: R_on,sp = R_drift(이온화 적분으로 구한 BV, W_D/qμN) × 1.2 + 고정분(Si MOSFET 0.35, SiC 1.9 mΩ·cm²). IGBT는 앞 절의 전도도 변조식(τ = 1 µs). 스위칭 에너지 = V·I·t_sw(Si 25, IGBT 40 ns, SiC 15 ns) + E_oss(출력 용량 ∝ A/W_D) + V·Q_rr + IGBT 꼬리(∝ W_D). R_th,jc = 0.25(Si)·0.18(SiC) K·cm²/W ÷ A. 칩 비용(상대): Si 1, SiC 8 /cm². 목표는 각 사양에서 컴퓨터가 전수 탐색한 최소 손실의 1.1배다. 그래프: 현재 기술·드리프트층에서 면적에 따른 손실(막대는 현재 설계의 손실 구성). 힌트: ① 먼저 BV 조건을 맞춘 뒤 드리프트 절의 최적 PT 비율(두께 ≈ 0.75~0.8×NPT)을 떠올려라. ② 면적을 키우면 전도 손실은 줄고 출력 용량 손실은 는다. ③ 사양마다 이기는 기술이 다르다.

핵심 정리

전력 소자 손실 = 전도 $DI^2R_{on}$ + 스위칭 $f(E_{on}+E_{off})$ . 차단 전압·특성 온저항·스위칭 에너지를 동시에 줄이는 것이 목표다.
BV는 이온화 적분 $\int\alpha_n e^{-\int(\alpha_n-\alpha_p)}dx = 1$ 로 정해진다. Si 한쪽 접합 $BV \approx 5.34\times10^{13}N_D^{-3/4}$ V, 임계 전기장은 도핑에 따라 $N^{1/8}$ 로 변하며 Si ~0.3, SiC·GaN ~3 MV/cm.
NPT는 삼각형, PT는 사다리꼴 전기장. 최적 PT는 두께 약 0.75~0.8배, 저항 12~16% 감소. IGBT의 필드 스톱도 같은 원리다.
단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon_s\mu_n\mathcal{E}_c^3) \approx 5.93\times10^{-9}BV^{2.5}$ Ω·cm²(Si). BFOM $\varepsilon\mu\mathcal{E}_c^3$ 은 SiC가 Si의 수백 배, GaN은 약 천 배.
전력 MOSFET 온저항 = 채널 + 축적 + JFET + 드리프트 + 기판. 저전압은 채널(트렌치·미세 피치로 해결), 고전압은 드리프트가 지배한다.
슈퍼정션은 n·p 기둥의 전하 균형으로 전기장을 직사각형으로 만들어 $R_{on,sp} \propto BV\cdot w$ 로 실리콘 한계를 넘는다. 대가는 전하 불균형에 대한 민감도다.
IGBT는 정공 주입으로 드리프트층을 전도도 변조해 고전압에서 낮은 온전압을 얻지만, 무릎 전압(~0.7 V), 꼬리 전류, 래치업이 따른다. 수명이 온전압–턴오프 손실 트레이드오프를 정한다.
SiC MOSFET은 채널 이동도·산화막이, GaN HEMT는 노멀리 오프·전류 붕괴가 과제다. GaN 2DEG는 분극 전하 $\sim10^{13}$ cm⁻²로 도핑 없이 생긴다.
이중 펄스 시험의 밀러 평탄부에서 $dv/dt \approx (V_{drv}-V_{gp})/(R_gC_{gd})$ . 역회복·꼬리 전류· $E_{oss}$ 가 스위칭 손실을 늘리며, 주파수에 따라 최적 소자가 바뀐다.
$T_j = T_a + P R_{th}$ . SOA는 $R_{on}$ ·최대 전류·열(기울기 −1)·BV(·2차 항복) 경계로 그려진다.

확인 퀴즈

Si 한쪽 계단 접합에서 드리프트층 도핑을 10¹⁵ → 10¹⁴ cm⁻³로 낮추면 BV는 대략 몇 배가 되나?

BV \propto N_D^{-3/4}

이므로

10^{0.75} \approx 5.6

배(약 300 → 1700 V). 10^7/8은 항복 시 공핍층 폭의 비율이다.

같은 BV에서 임계 전기장이 10배인 재료로 바꾸면(유전율·이동도 같다고 할 때) 단극 한계 R_on,sp는?

R_{on,sp} = 4BV^2/(\varepsilon\mu\mathcal{E}_c^3)

. 두께가 1/10, 도핑이 100배가 되어 저항은

10^{-3}

이 된다.

목표 BV를 같게 유지하면서 NPT 설계를 최적 PT 설계로 바꿀 때 옳은 것은? (ℰ_c 일정 근사)

BV = \mathcal{E}_cW - qNW^2/2\varepsilon

를 고정하고

W/N

을 최소화하면

W = 1.5BV/\mathcal{E}_c

N = (8/9)N_{NPT}

R = 0.84R_{NPT}

슈퍼정션 MOSFET이 실리콘 한계보다 낮은 온저항을 낼 수 있는 근본 이유는?

1차원 한계는 도너 전하가 전기장 기울기를 만든다는 가정에서 나온다. 전하 균형이 그 가정을 깨므로

R_{on,sp}

가 BV에 거의 1차로 비례한다. 여전히 다수 캐리어(단극) 소자다.

IGBT의 캐리어 수명을 줄였을 때의 변화로 옳은 것은?

저장 전하

\approx\eta J\tau

가 줄어 꺼질 때 빠르게 사라지지만, 전도도 변조가 약해져 드리프트 전압

\sim W^2/(\mu\eta\tau)

이 커진다.

턴온 시 게이트 전압이 V_gp에서 멈추는 밀러 평탄부 동안 일어나는 일은?

전류는 평탄부 이전(② 구간)에 이미 부하 전류에 도달했다. 평탄부에서는

v_{GS}

가 고정되고 게이트 전류

(V_{drv}-V_{gp})/R_g

가 모두

C_{gd}

를 방전하는 데 쓰여

dv_{DS}/dt

를 정한다.

전력 소자는 무엇이 다른가

애벌런치 항복과 이온화 적분

이온화 적분 솔버: 한쪽 접합의 항복

드리프트층 설계: 비펀치스루와 펀치스루

드리프트층 설계기: 도핑과 두께로 BV와 Rdrift 맞추기

단극 한계와 바리가 성능 지수

BV를 두 배로 올리면 온저항은 몇 배?

전력 MOSFET: DMOS와 트렌치

전력 MOSFET 온저항 분해: 어디가 병목인가

슈퍼정션: 전하 균형으로 실리콘 한계 넘기

슈퍼정션 전하 균형: 공정 여유와 실리콘 한계

IGBT: MOSFET의 입력, 바이폴라의 출력

IGBT vs MOSFET: 온상태 교차점과 수명 트레이드오프

와이드 밴드갭: SiC MOSFET과 GaN HEMT

AlGaN/GaN 분극 2DEG와 문턱 전압

스위칭 과도 현상: 이중 펄스 시험

이중 펄스 시험: 턴오프·턴온 파형과 밀러 평탄부

총손실 vs 스위칭 주파수: 어느 소자가 언제 이기나

열 한계와 안전 동작 영역

설계 챌린지: 컨버터 사양을 최소 손실로

소자와 드리프트층을 골라 사양을 최소 손실로 맞추기

핵심 정리

확인 퀴즈

드리프트층 설계기: 도핑과 두께로 BV와 R_drift 맞추기