Chapter 15

고주파 소자와 잡음

휴대폰 한 대에는 1~6 GHz 셀룰러, 2.4·5·6 GHz Wi-Fi, 28·39 GHz 5G 밀리미터파를 다루는 트랜지스터가 수백 개 들어 있다. 차량 레이더는 77 GHz, 6G 연구는 100~300 GHz를 노린다. 이런 주파수에서 트랜지스터는 더 이상 '전압이 전류를 정하는 스위치'가 아니다. 채널 전하가 신호를 미처 따라가지 못하고, 수 fF의 커패시턴스와 수 Ω의 게이트 저항이 이득을 정하며, 전자 하나하나의 무작위 운동이 받을 수 있는 가장 약한 신호를 정한다. 이 장에서는 소자를 소신호 등가 회로로 바꿔 $f_T$ 와 $f_{max}$ 를 계산하고, 잡음이 어디서 오는지 따져 최소 잡음 지수를 구한 뒤, 직접 저잡음 증폭기(LNA)의 입력 트랜지스터를 설계해 본다.

준정적 근사가 언제 깨지는지 채널 통과 시간으로 판단하고, 비준정적 효과를 분포 RC로 설명한다.
DC 동작점에서 MOSFET( $g_m, g_{ds}, C_{gs}, C_{gd}$ )과 BJT( $r_\pi, C_\pi, C_\mu, r_b$ ) 소신호 등가 회로를 뽑는다.
y·S 파라미터를 정의하고, 등가 회로에서 $h_{21}$ 과 메이슨 이득 $U$ 를 계산해 $f_T$ · $f_{max}$ 를 추출한다.
$f_T$ 의 채널 길이·바이어스 의존성(속도 포화, 피크 전류 밀도)과 게이트 저항·핑거 레이아웃이 $f_{max}$ 에 주는 영향을 정량화한다.
열잡음·산탄 잡음·1/f 잡음과 유도 게이트 잡음을 구분하고, 잡음 파라미터로 $NF_{min}$ 과 50 Ω 잡음 지수를 계산한다.
RF CMOS, SiGe HBT, GaAs·InP·GaN HEMT를 $f_T$ –항복 전압 지도(존슨 한계) 위에서 비교한다.

준정적 근사와 그 한계

지금까지 MOSFET과 BJT의 전하는 모두 그 순간의 단자 전압만으로 정해진다고 가정했다. 게이트 전압이 바뀌면 채널 전하가 즉시 새 평형 분포로 옮겨 간다는 이 가정을 준정적 근사(Quasi-static approximation, QS)라 한다. 이 가정 덕분에 커패시턴스를 $C_{ij} = \partial Q_i/\partial V_j$ 로 정의할 수 있다. 하지만 채널에 전자를 채우려면 전자가 소스에서 들어와 채널을 따라 퍼져야 하고, 여기에는 시간이 걸린다.

채널은 길이 방향으로 저항(반전층)이 이어지고 그 위에 게이트로 가는 커패시턴스가 분포한 RC 전송선이다(그림 15-1). 게이트 신호는 소스·드레인 끝에서부터 확산처럼 스며들고, 채널 중앙은 늦게 반응한다. 신호 주기가 이 확산 시간보다 충분히 길면 준정적 근사가 맞고, 비슷해지면 전하가 뒤처지는 비준정적 효과(Non-quasi-static, NQS)가 나타난다.

그림 15-1. 채널을 분포 RC 전송선으로 본 MOSFET. 게이트 전압이 바뀌면 소스(와 선형 영역에선 드레인)에서 전자가 들어와 반전층 저항을 거쳐 분포 용량을 충전한다. 충전은 확산 방정식을 따르며, 그 시간 상수가 채널 통과 시간

\tau_{tr}

다. 신호 주기가 이보다 짧으면 채널 전하는 게이트를 따라가지 못한다.

\tau_{tr} \approx \frac{L^2}{\mu V_{ov}}\ \ (\text{긴 채널}),\qquad \tau_{tr}\approx \frac{L}{v_{sat}}\ \ (\text{속도 포화}),\qquad f_T^{\text{(긴 채널)}} = \frac{3\,\mu V_{ov}}{4\pi L^2}

V_{ov} = V_{GS}-V_{th}

: 과구동 전압. 긴 채널에서

f_T

는 통과 시간의 역수와 같은 차수다. 실무 기준으로

f \lesssim f_T/5

이면 준정적 모델이 잘 맞고, 그 이상에서는 게이트에 직렬로 들어가는 채널 저항

R_{nqs}\approx 1/(5g_m)

과 트랜스컨덕턴스 지연

g_m e^{-j\omega\tau_m}

을 더해 보정한다(BSIM의 NQS 옵션).

65 nm 소자( $L\approx 50$ nm, $v_{sat}\approx 10^7$ cm/s)의 통과 시간은 약 0.5 ps라 수십 GHz까지는 준정적 근사가 꽤 정확하다. 반대로 같은 회로에 쓰는 $L = 1$ µm 아날로그 소자는 $\tau_{tr}$ 가 수십 ps여서 수 GHz에서 이미 NQS 영역에 들어간다. 아래 애니메이션은 채널 전하의 비선형 확산 방정식 $\partial Q/\partial t = (\mu/C_{ox})\,\partial^2(Q^2/2)/\partial x^2$ 를 직접 풀어, 게이트에 사인파를 걸었을 때 채널 전하와 단자 전류가 어떻게 뒤처지는지 보여 준다.

ANIMATION

채널 전하가 게이트를 따라가지 못할 때

신호 주파수 f / f_T 게이트 신호 진폭 v_g/V_ov 준정적 분포(점선) 겹쳐 보기

드레인 전류 진폭 / 준정적—

드레인 전류 위상 지연—

소스 전류 진폭 / 준정적—

긴 채널 포화 영역을 정규화해 풀었다(소스 Q = C_oxv_g, 드레인 Q = 0). 해볼 것: ① f/f_T = 0.03에서 드레인 전류가 v_g와 같은 위상으로 움직이는지 확인한다. ② f/f_T를 1~3으로 올리면 드레인 전류는 줄고 뒤처지지만(f_T에서 약 20°, 3f_T에서 약 65°), 소스 전류는 채널 충전 전류 때문에 오히려 커진다. 이 차이가 곧 게이트 쪽으로 흐르는 변위 전류다.

소신호 등가 회로

RF 신호는 바이어스에 비해 아주 작다(수 µV~수십 mV). 그래서 DC 동작점 근처에서 전류·전하를 1차 테일러 전개한 소신호 등가 회로(Small-signal equivalent circuit)로 소자를 대신한다. 드레인 전류와 게이트 전하를 전압으로 미분하면 컨덕턴스와 커패시턴스가 나온다.

g_m = \left.\frac{\partial I_D}{\partial V_{GS}}\right|_{V_{DS}},\quad g_{ds} = \left.\frac{\partial I_D}{\partial V_{DS}}\right|_{V_{GS}},\quad C_{gs}\approx \tfrac23 WLC_{ox} + WC_{ov},\quad C_{gd}\approx WC_{ov}\ \ (\text{포화})

C_{ov}

: 게이트–소스/드레인 겹침·프린지 용량(현대 공정에서 약 0.2~0.4 fF/µm). 포화 영역에서는 드레인 끝이 핀치오프되어 채널 전하가 드레인 전압에 거의 반응하지 않으므로

C_{gd}

는 겹침 성분만 남는다. 시뮬레이터에서는 엔진의 SC.mosfet을

\pm1

mV로 흔들어 중앙 차분

g_m \approx [I_D(V+\delta)-I_D(V-\delta)]/2\delta

로 계산한다. 회로 시뮬레이터(SPICE)가 동작점에서 하는 일과 같다.

그림 15-2. 포화 영역 MOSFET의 고주파 소신호 등가 회로. 진성 부분은 전압 제어 전류원

g_m v_{gs}

와 출력 컨덕턴스

g_{ds}

, 게이트 커패시턴스

C_{gs}

C_{gd}

, 드레인–바디 접합 용량

C_{db}

다. 외부에는 게이트 전극 저항

R_g

와 소스·드레인 직렬 저항이 붙는다.

g_m

과

C_{gs}

는

f_T

를,

R_g

와

C_{gd}

는

f_{max}

를 정한다.

v_{gs}

는 진성 노드 g′–s′ 사이 전압이다.

BJT는 하이브리드-π 모델(Hybrid-π model)로 나타낸다(그림 15-3). 컬렉터 전류가 $V_{BE}$ 의 지수 함수이므로 $g_m = I_C/V_t$ 이고, 같은 전류에서 MOSFET보다 훨씬 크다(1 mA에서 38.7 mS). 베이스로 들어가는 소신호 전류는 $r_\pi = \beta/g_m$ 를 지난다. $C_\pi$ 는 베이스에 저장된 소수 캐리어 전하가 만드는 확산 용량 $g_m\tau_F$ 와 E–B 접합 용량 $C_{je}$ 의 합이고, $C_\mu$ 는 B–C 접합 용량이다. 여기서 $\tau_F$ 는 이미터에서 컬렉터까지의 순방향 통과 시간이다(11장의 f_T 절).

g_m = \frac{I_C}{V_t},\quad r_\pi = \frac{\beta}{g_m},\quad C_\pi = g_m\tau_F + C_{je},\quad r_o = \frac{V_A}{I_C},\qquad f_T = \frac{g_m}{2\pi(C_\pi + C_\mu)} = \frac{1}{2\pi\left[\tau_F + (C_{je}+C_\mu)V_t/I_C\right]}

낮은 전류에서는 접합 용량을 충전하는 시간

(C_{je}+C_\mu)V_t/I_C

가

f_T

를 정하고, 전류가 커지면

\tau_F

에서 포화한다. 더 올리면 커크 효과로

\tau_F

가 늘어

f_T

가 떨어진다. 현대 SiGe HBT는

\tau_F\approx 0.3\sim0.5

ps로

f_T

300~500 GHz에 이른다.

그림 15-3. BJT 하이브리드-π 모델. MOSFET 회로와 모양이 같지만 입력에

r_\pi

가 있어 직류 입력 전류가 흐르고, 게이트 저항 자리에 베이스 저항

r_b

(수십 Ω)가 온다.

r_b C_\mu

가

f_{max}

를 정하는 핵심 곱이므로, HBT는 진한 베이스와 자기 정렬 구조로

r_b

를 줄인다.

소자 (대표값, 약)	$g_m$	$C_{gs}$ 또는 $C_\pi$	$C_{gd}$ 또는 $C_\mu$	$R_g$ 또는 $r_b$	$f_T$ / $f_{max}$
65 nm nMOS, W = 1 µm, 0.3 mA	~1.3 mS	~1.2 fF	~0.3 fF	레이아웃 의존	~150 / ~250 GHz
SiGe HBT, 0.1×1 µm², 1 mA	38.7 mS	~25 fF	~3 fF	~40 Ω	~250 / ~350 GHz
GaN HEMT, 0.15 µm, W = 100 µm	~40 mS	~100 fF	~15 fF	~2 Ω	~40 / ~90 GHz

SIMULATOR

동작점에서 소신호 파라미터 뽑기

소자

채널 길이 L 채널 폭 W V_GS V_DS

——

f_T—

MOSFET: 엔진의 SC.mosfet(EKV형)에 소스·드레인 저항 120 Ω·µm와 수직 전계 이동도 열화를 더하고, 중앙 차분으로 g_m·g_ds를 구했다(L은 유효 채널 길이, t_ox,inv = 1.5 nm, C_ov = 0.25 fF/µm). HBT: β = 250, V_A = 80 V, C_je = 6 fF, C_μ = 3 fF, 커크 전류 4 mA. 해볼 것: ① MOSFET에서 V_GS를 올리며 g_m/I_D가 약반전의 ~25 V⁻¹에서 강반전의 ~3 V⁻¹로 떨어지는 것을 본다. ② HBT에서 I_C를 쓸며 f_T가 오르다 커크 효과로 꺾이는 점을 찾는다.

2단자쌍 망: y·S 파라미터

소신호 트랜지스터는 입력 포트(게이트–소스)와 출력 포트(드레인–소스)를 가진 선형 2단자쌍 망(Two-port network)이다. 포트 전압과 전류의 관계를 행렬 하나로 적을 수 있다. 등가 회로에서 계산하기 쉬운 것은 단락 조건으로 정의한 y 파라미터(Admittance parameters)다.

\begin{pmatrix} I_1\\ I_2\end{pmatrix} = \begin{pmatrix} y_{11} & y_{12}\\ y_{21} & y_{22}\end{pmatrix}\begin{pmatrix} V_1\\ V_2\end{pmatrix},\qquad \begin{aligned} y_{11} &= j\omega(C_{gs}+C_{gd}), & y_{12} &= -j\omega C_{gd},\\ y_{21} &= g_m - j\omega C_{gd}, & y_{22} &= g_{ds} + j\omega(C_{gd}+C_{db})\end{aligned}

오른쪽은 그림 15-2의 진성 소자(

R_g=R_s=0

)의 y 파라미터다. 외부 저항은 y를 z로 바꿔(

Z=Y^{-1}

) 직렬로 더한 뒤 다시 뒤집어 넣는다:

Z' = Z + \begin{pmatrix}R_g+R_s & R_s\\ R_s & R_d+R_s\end{pmatrix}

하지만 수십 GHz에서 포트를 '단락'하거나 '개방'하는 것은 불가능하다. 짧은 도선도 인덕터이고, 소자가 발진해 버리기도 한다. 그래서 측정은 50 Ω 선로에서 들어가는 파동 $a$ 와 반사되어 나오는 파동 $b$ 의 비, 즉 S 파라미터(Scattering parameters)로 한다. 벡터 네트워크 분석기(VNA)가 재는 양이다.

그림 15-4. S 파라미터의 정의. 각 포트를 기준 임피던스

Z_0 = 50

Ω으로 끝맺고, 들어가는 파동과 나오는 파동의 비를 잰다. 예컨대

|S_{21}|^2

은 50 Ω 신호원과 부하 사이에 소자를 넣었을 때의 전력 이득이다. y와 S는

S = (I - Z_0Y)(I+Z_0Y)^{-1}

로 서로 바뀐다.

측정한 S를 y로 바꾸면 두 가지 이득으로 소자의 속도를 정의한다. 출력을 단락하고 입력에 전류를 넣었을 때의 전류 이득(Short-circuit current gain) $h_{21} = y_{21}/y_{11}$ 의 크기가 1이 되는 주파수가 차단 주파수 $f_T$ 다. 입·출력에 손실 없는 정합과 귀환 상쇄(단방향화)를 모두 했을 때의 전력 이득이 메이슨 단방향 이득(Mason's unilateral gain) $U$ 이고, $U = 1$ 이 되는 주파수가 최대 발진 주파수(Maximum oscillation frequency) $f_{max}$ 다. 그 위에서는 어떤 수동 회로를 붙여도 전력 이득을 얻을 수 없다.

h_{21} = \frac{y_{21}}{y_{11}},\qquad U = \frac{|y_{21}-y_{12}|^2}{4\left[\operatorname{Re}(y_{11})\operatorname{Re}(y_{22}) - \operatorname{Re}(y_{12})\operatorname{Re}(y_{21})\right]},\qquad |h_{21}(f_T)| = 1,\ \ U(f_{max}) = 1

U

는 손실 없는 가역 회로를 덧붙여도 변하지 않는 소자 고유의 양이라

f_{max}

정의에 쓴다.

|h_{21}|^2

과

U

는 둘 다 높은 주파수에서 −20 dB/decade로 떨어지므로, 측정 장비 한계(약 110 GHz) 위의

f_T

f_{max}

는 이 기울기로 외삽한다.

SIMULATOR

2단자쌍 계산기: h₂₁, U, 스미스 차트

채널 길이 L 폭 W (핑거 1 µm × n) V_GS (V_DS = 1 V) 게이트 면저항 R_□ NQS 보정 (R_nqs = 1/5g_m, g_m 지연)

f_T (|h₂₁| = 1)—

g_m/2π(C_gs+C_gd)—

f_max (U = 1)—

f_max 근사식—

R_g—

|S₂₁| @ 10 GHz—

등가 회로(그림 15-2)의 y 행렬에 R_g·R_s·R_d를 z 영역에서 더해 0.1 GHz~3 THz를 계산했다. 스미스 차트는 0.1~200 GHz의 S₁₁(입력)과 S₂₂(출력) 궤적이며 점은 1, 10, 100 GHz다. 해볼 것: ① R_□를 올리면 f_T는 그대로인데 f_max만 떨어진다. ② W를 키우면 S₁₁ 궤적이 차트 왼쪽(작은 임피던스)으로 빨려 들어간다. 큰 소자는 50 Ω과 정합하기 어렵다.

측정값에는 패드가 섞여 있다

웨이퍼에서 S 파라미터를 잴 때는 소자 양쪽의 프로브 패드와 배선이 수십 fF, 수십 pH를 더한다. 그래서 같은 레이아웃에서 소자만 뺀 '개방', 단자를 이은 '단락' 더미를 함께 재서 빼는 디임베딩(De-embedding)을 거친다. 디임베딩 방법과 어떤 기생을 소자에 포함했는지에 따라 보고된 $f_T$ · $f_{max}$ 가 10~30% 달라지므로 논문 수치를 비교할 때 주의해야 한다.

차단 주파수 f_T

출력을 교류 단락하면 $i_{out} = (g_m - j\omega C_{gd})v_{gs}$ , $i_{in} = j\omega(C_{gs}+C_{gd})v_{gs}$ 다. $\omega C_{gd} \ll g_m$ 인 주파수에서 $|h_{21}| = g_m/[\omega(C_{gs}+C_{gd})]$ 이므로 다음을 얻는다.

f_T \simeq \frac{g_m}{2\pi(C_{gs}+C_{gd})}\ \ \xrightarrow{\ \text{긴 채널}\ }\ \ \frac{3\mu V_{ov}}{4\pi L^2},\qquad \xrightarrow{\ \text{속도 포화}\ }\ \ \frac{3\,v_{sat}}{4\pi L}\cdot\frac{1}{1 + C_{par}/C_{gs,i}}

긴 채널에서는

g_m = \mu C_{ox}(W/L)V_{ov}

와

C_{gs} = \tfrac23WLC_{ox}

를 넣어

f_T\propto 1/L^2

이다. 짧은 채널에서 캐리어가

v_{sat}

에 이르면

g_m \to WC_{ox}v_{sat}

으로 L과 무관해져

f_T\propto 1/L

이 된다. 여기에 L로 줄지 않는 겹침·프린지 용량

C_{par}

과 소스 저항이

f_T

를 더 깎는다.

$f_T$ 는 '전류 이득 1' 주파수일 뿐이지만 소자의 속도를 비교하는 표준 지표다. 해석적으로는 캐리어가 소스에서 드레인까지 가는 총 지연 $\tau = 1/(2\pi f_T)$ 로 읽을 수 있다. 공정 세대마다 대략 $f_T$ 는 130 nm 약 100 GHz, 90 nm 약 130 GHz, 65 nm 약 170~200 GHz, 45 nm SOI 약 250~300 GHz, 22 nm FD-SOI 약 350 GHz(nMOS, 문헌값)로 올랐다. FinFET 세대에서는 핀 사이의 기생 용량이 늘어 $f_T$ 가 오히려 정체된 편이다( $f_T$ 약 300 GHz 수준).

PREDICT

채널 길이를 절반으로 줄이면 f_T는?

같은 과구동 전압(V_ov = 0.3 V)에서 유효 채널 길이를 65 nm → 32 nm로 줄였다. f_T는? (긴 채널 식은 f_T ∝ 1/L²)

먼저 하나를 고르면 f_T–L 그래프가 나타난다.

과구동 전압 V_ov

로그–로그 그래프에서 기울기 −2(긴 채널)가 짧은 채널에서 −1로 눕는다. 실제로는 기생 용량 때문에 그보다도 더 완만하다. 답을 고른 뒤 V_ov를 줄여 보자. 과구동이 작으면 전계가 약해 속도 포화가 늦게 오고, 꺾이는 길이가 짧아진다.

$f_T$ 는 바이어스에도 강하게 의존한다. 약반전에서는 $g_m$ 이 전류에 비례해 작고, 강반전으로 갈수록 $g_m$ 이 포화한다. 더 높은 $V_{GS}$ 에서는 수직 전계에 의한 이동도 열화와 소스 저항 때문에 $g_m$ 이 오히려 줄어 $f_T$ 가 피크를 이룬다. 놀랍게도 nMOS의 피크 $f_T$ 전류 밀도는 공정 세대와 거의 무관하게 약 0.3 mA/µm, 피크 $f_{max}$ 와 최소 잡음은 각각 약 0.2, 0.15 mA/µm 근처다. 그래서 RF 설계자는 $V_{GS}$ 가 아니라 전류 밀도(Current density, mA/µm)로 바이어스를 정하고 W로 전류를 맞춘다(Dickson·Voinigescu, 2005).

SIMULATOR

f_T·f_max의 전류 밀도 의존성

채널 길이 L V_DS 게이트 면저항 R_□ 다른 L 두 개 겹쳐 보기

피크 f_T—

피크 f_T 전류 밀도—

피크 f_max—

피크 f_max 전류 밀도—

W = 1 µm(핑거 1 µm, 양쪽 게이트 접촉)로 정규화했다. 모든 양이 W에 비례하므로 곡선은 W와 무관하다. 해볼 것: ① L을 30 nm에서 250 nm까지 바꿔도 피크 f_T의 전류 밀도가 0.2~0.4 mA/µm 근처에 머무는지 확인한다. ② V_DS를 0.3 V까지 낮추면 선형 영역에 가까워져 g_ds가 커지고 f_max가 먼저 무너진다.

최대 발진 주파수와 게이트 레이아웃

$f_T$ 는 출력을 단락한 전류 이득이라 게이트 저항도, 출력 컨덕턴스도 보지 않는다. 그러나 실제 증폭기와 발진기는 전력 이득이 필요하다. 그림 15-2의 회로로 $U$ 를 계산하면 다음 근사식을 얻는다.

f_{max} \simeq \frac{f_T}{2\sqrt{g_{ds}(R_g+R_s) + 2\pi f_T R_g C_{gd}}}\ \ \approx\ \ \sqrt{\frac{f_T}{8\pi R_g C_{gd}}}\quad (g_{ds}\to 0)

f_{max}

를 올리려면

f_T

를 높이고

R_g C_{gd}

와

g_{ds}R_g

를 줄여야 한다. BJT에서는 같은 식에서

R_g\to r_b

C_{gd}\to C_\mu

다. 게이트 저항이 0이면 오른쪽 근사식은 발산하지만, 실제로는 채널의 분포 저항(NQS, 약

1/5g_m

)이 항상 남는다.

게이트 저항의 대부분은 레이아웃이 정한다. 폭이 $W_f$ 인 게이트 핑거 한 줄은 면저항 $R_\square$ 인 얇은 띠이고, 그 아래로 채널에 전류가 고르게 빠져나가는 분포 RC다. 한쪽 끝에서 접촉하면 실효 저항은 전체 띠 저항의 1/3, 양쪽에서 접촉하면 1/12이 된다. 같은 총 폭 W를 $n_f$ 개 핑거로 나누면 핑거 하나의 저항이 $1/n_f$ 로 줄고 이것이 $n_f$ 개 병렬이므로 $1/n_f^2$ 로 준다.

R_g = \frac{R_\square\,W_f}{k\,L\,n_f} + \frac{R_{con}}{n_f} + \frac{1}{5g_m},\qquad k = \begin{cases}3 & \text{한쪽 접촉}\\ 12 & \text{양쪽 접촉}\end{cases},\qquad W = n_f W_f

R_\square

: 실리사이드 폴리 약 5~10 Ω/□, HKMG 금속 게이트 스택은 더 높은 경우가 많다.

R_{con}

: 핑거당 게이트 콘택·비아 저항. 핑거를 너무 잘게 나누면 핑거 끝의 프린지 용량과 배선 용량이 늘어

f_T

가 떨어지므로, 65 nm에서는

W_f\approx

1~2 µm가 흔한 최적이다.

그림 15-5. RF MOSFET 레이아웃. (a) 넓은 게이트 한 줄을 한쪽 끝에서만 접촉하면 게이트 저항이 매우 크다. (b) 같은 W를

W_f

짜리 핑거 여러 개로 나누고 위·아래 버스로 양쪽 접촉하면

R_g

는

1/(4n_f^2)

로 준다. 소스·드레인을 핑거 사이에서 공유하므로 드레인 접합 면적과

C_{db}

도 줄어든다.

SIMULATOR

핑거를 몇 개로 나눌까: R_g와 f_max

총 폭 W 핑거 수 n_f

게이트 접촉

게이트 면저항 R_□

핑거 폭 W_f—

R_g = 폴리 + 콘택 + NQS—

f_T—

f_max—

L = 65 nm, V_GS = 0.66 V(피크 f_max 부근), 핑거당 콘택 10 Ω, 핑거당 기생 용량 0.1 fF(끝 프린지·배선, 절반씩 C_gs·C_gd). 해볼 것: ① 핑거 1개로 W = 40 µm를 만들면 f_max가 f_T보다 낮아진다. ② 핑거를 늘려 f_max의 최댓값을 찾고, 그때의 W_f를 읽는다. ③ 한쪽 접촉으로 바꾸면 최적 핑거 수가 어떻게 바뀌는가?

밀리미터파에서는 배선이 소자다

100 GHz 이상에서는 트랜지스터 위의 금속 배선과 비아가 만드는 수 fF·수 pH가 진성 소자만큼 중요하다. 그래서 파운드리는 '첫 번째 금속까지' 또는 '최상위 금속까지' 포함한 $f_{max}$ 를 따로 제시하며, 두 값은 30% 이상 차이 나기도 한다. FinFET은 핀 위를 덮는 얇은 금속 게이트의 저항과 핀 사이 기생 용량 때문에 같은 노드의 평면 소자보다 $f_{max}$ 를 얻기 어렵고, 이것이 22 nm FD-SOI 같은 평면 공정이 밀리미터파 시장에서 강세인 이유 중 하나다.

소자 잡음

아무 신호가 없어도 소자의 단자 전류는 평균값 주위에서 무작위로 흔들린다. 이 잡음(Noise)이 수신기가 알아들을 수 있는 가장 약한 신호를 정한다. 잡음은 주파수당 평균 제곱값, 즉 전력 스펙트럼 밀도(Power spectral density) $\overline{i_n^2}/\Delta f$ (A²/Hz)로 표시한다. 반도체 소자의 잡음은 기원에 따라 세 가지다.

열잡음(Thermal noise, Johnson–Nyquist): 저항 속 캐리어의 열운동. $\overline{v_n^2} = 4kTR\,\Delta f$ . 50 Ω은 상온에서 0.91 nV/√Hz. 주파수와 무관한 백색 잡음이며, 평형 상태의 모든 손실 소자가 낸다.
산탄 잡음(Shot noise): 장벽을 넘는 전하 하나하나가 독립적으로 도착해 생기는 요동. $\overline{i_n^2} = 2qI\,\Delta f$ . pn 접합 다이오드와 BJT의 $I_C$ · $I_B$ 가 대표적이다. 1 mA면 18 pA/√Hz.
1/f 잡음(Flicker noise): 산화막 계면 근처 트랩이 전자를 잡았다 놓으며 채널 전하와 이동도를 흔든다(맥호터 모델). 트랩마다 시간 상수가 넓게 퍼져 있어 스펙트럼이 $1/f$ 를 따른다. 백색 잡음과 같아지는 주파수를 1/f 코너 주파수(Flicker corner frequency) $f_c$ 라 한다.

\frac{\overline{i_{nd}^2}}{\Delta f} = 4kT\gamma\, g_{d0} + \frac{K}{C_{ox}WL}\cdot\frac{g_m^2}{f},\qquad \frac{\overline{i_{ng}^2}}{\Delta f} = 4kT\delta\frac{\omega^2 C_{gs}^2}{5g_{d0}},\qquad c = \frac{\overline{i_{ng}i_{nd}^*}}{\sqrt{\overline{i_{ng}^2}\cdot\overline{i_{nd}^2}}}\approx 0.395j

g_{d0}

V_{DS}=0

일 때의 채널 컨덕턴스,

\gamma

: 과잉 잡음 계수(긴 채널 포화 2/3, 짧은 채널은 실측 약 1~2),

K

: 공정 상수(nMOS 약

10^{-25}

V²·F, pMOS는 보통 몇 배 작다). 둘째 식은 채널 열잡음이

C_{gs}

를 통해 게이트로 결합된 유도 게이트 잡음(Induced gate noise)으로, 드레인 잡음과 부분적으로 상관되어 있다(긴 채널

\delta = 4/3

그림 15-6. (a) MOSFET의 잡음원. 게이트 저항의 열잡음 전압, 채널 열잡음이 게이트로 유도된 전류

i_{ng}

, 드레인 잡음 전류

i_{nd}

(열 + 1/f)가 있고,

i_{ng}

와

i_{nd}

는 같은 채널 요동에서 나오므로 일부 상관되어 있다. (b) 잡음 스펙트럼은 낮은 주파수에서 1/f 잡음이, 높은 주파수에서 백색 잡음이 지배하며, 그 경계가 코너 주파수

f_c

다.

1/f 잡음은 RF 증폭 대역(GHz)에서는 보이지 않지만, 발진기와 믹서의 비선형성이 이를 반송파 주변으로 끌어올려 위상 잡음(Phase noise)이 된다. 짧은 채널 MOSFET의 $f_c$ 는 수 MHz~수십 MHz인 반면 BJT·HBT는 수백 Hz~수 kHz다. 계면 트랩이 전류 경로에 없는 수직 소자이기 때문이다. 저잡음 발진기에 SiGe HBT가 여전히 쓰이는 이유다. 회로 관점의 잡음 해석은 AnalogBook의 잡음 장을 참고하자.

SIMULATOR

잡음 스펙트럼과 시간 파형

잡음원

바이어스 전류

폭 W 길이 L 과잉 잡음 계수 γ

백색 바닥 (입력 환산)—

1/f 코너 f_c—

rms (10 Hz–10 MHz)—

g_m—

입력 환산 잡음 전압 밀도 √S_v다. MOSFET: 4kTγ/(αg_m) + K/(C_oxWLf), K = 10⁻²⁵ V²·F. HBT: 4kT(r_b + 1/2g_m) + 베이스 전류 잡음(2qI_B + 1/f 성분)이 r_b + 50 Ω에 흐르는 몫. 시간 파형은 이 스펙트럼으로 합성한 잡음(백색 + 로그 간격 1차 저역 과정의 합)이며 표본화 주파수를 8f_c로 잡아 1/f 요동이 보이게 했다. 해볼 것: ① MOSFET의 W·L을 키워 f_c를 낮춘다(면적에 반비례). ② 같은 전류의 HBT와 코너 주파수를 비교한다.

잡음 지수와 최소 잡음 지수

증폭기가 얼마나 잡음을 더하는지는 잡음 지수(Noise figure, NF)로 표시한다. 신호원 저항이 표준 온도 $T_0 = 290$ K에서 내는 열잡음을 기준으로, 출력 잡음 중 증폭기가 더한 몫을 따진다.

F = \frac{\text{SNR}_{in}}{\text{SNR}_{out}} = 1 + \frac{T_e}{T_0},\quad NF = 10\log_{10}F,\qquad F_{tot} = F_1 + \frac{F_2-1}{G_1} + \frac{F_3-1}{G_1G_2} + \cdots\ (\text{프리스})

T_e

: 등가 잡음 온도. NF 1 dB는

T_e\approx 75

K다. 프리스 식이 말하듯 첫 단의 이득

G_1

이 크면 뒷단의 잡음은

G_1

로 나뉘어 작아진다. 그래서 수신기의 감도는 안테나 바로 뒤 저잡음 증폭기(Low-noise amplifier, LNA)의 첫 트랜지스터가 거의 결정한다.

2단자쌍의 내부 잡음원은 모두 입력 쪽의 직렬 잡음 전압 $e_n$ 과 병렬 잡음 전류 $i_n$ (부분 상관)으로 옮길 수 있다. 그러면 잡음 지수는 신호원 어드미턴스 $Y_s = G_s + jB_s$ 만의 함수가 되고, 최솟값 $F_{min}$ 을 주는 최적 어드미턴스 $Y_{opt}$ 가 존재한다.

F = F_{min} + \frac{R_n}{G_s}\left|Y_s - Y_{opt}\right|^2,\qquad F_{min} \approx 1 + \frac{2}{\sqrt5}\,\frac{f}{f_T}\sqrt{\gamma\delta\,(1-|c|^2)}\ \ (R_g = 0),\qquad W_{opt} \approx \frac{1}{3\omega L C_{ox} R_s}

R_n

: 잡음 저항(

F

가 정합 오차에 얼마나 민감한지),

F_{min}

: 잡음 정합 시의 잡음 지수. 둘째 식은 리(T. H. Lee)의 결과로,

F_{min}-1

이

f/f_T

에 비례한다. 셋째 식은 50 Ω(

R_s

) 신호원에 직접 잡음 정합되는 '전력 제한' 최적 폭이다. 게이트 저항이 있으면

F_{min}

에 대략

2(f/f_T)\sqrt{g_m R_g}

꼴의 항이 더해진다(후쿠이 식과 같은 꼴).

즉 잡음 지수를 낮추는 길도 결국 높은 $f_T$ 다. $f_T$ 가 동작 주파수의 20배면 $NF_{min}$ 은 0.3~0.6 dB, 5배면 1~2 dB 수준이다(γ에 따라, 아래 시뮬레이터 기준). 아래 시뮬레이터는 드레인 열잡음, 상관된 유도 게이트 잡음, 게이트 저항 열잡음을 등가 회로에 넣고 입력 환산 $e_n$ · $i_n$ 과 그 상관을 계산해 잡음 파라미터 $(F_{min}, R_n, Y_{opt})$ 를 구한다.

SIMULATOR

MOSFET의 최소 잡음 지수 vs 주파수

채널 길이 L 폭 W V_GS γ (δ = 2γ) 관심 주파수 f₀

f_T / I_D—

NF_min @ f₀—

NF (50 Ω) @ f₀—

R_n—

Z_opt @ f₀—

레이아웃은 핑거 1 µm, 양쪽 접촉, R_□ = 10 Ω/□, 핑거당 콘택 10 Ω. 해볼 것: ① W를 바꿔도 NF_min은 거의 그대로이고(g_mR_g가 일정) 50 Ω 잡음 지수만 크게 움직인다. R_opt가 50 Ω에 가까워지는 W를 찾아라. ② γ를 2/3에서 2로 올리면 NF_min이 얼마나 나빠지는가? 짧은 채널의 γ 논쟁이 왜 중요한지 느껴 보자.

잡음 정합과 전력 정합은 다르다

$Y_{opt}$ 는 입력 임피던스의 켤레와 일반적으로 다르다. 잡음 정합을 하면 반사가 생기고, 전력 정합을 하면 NF가 나빠진다. 인덕터 소스 디제너레이션 LNA는 소스 인덕터 $L_s$ 로 입력 임피던스의 실수부 $\omega_T L_s$ 를 '잡음 없이' 만들어 두 조건을 동시에 근사한다. 입력 트랜지스터 폭을 $W_{opt}$ 근처로 잡는 것이 출발점이다.

RF 소자 비교: CMOS, SiGe HBT, III-V HEMT

속도를 올리려면 소자를 짧게(얇게) 만들어야 하는데, 같은 전압이 짧은 거리에 걸리면 전계가 커져 항복한다. 1965년 존슨(E. O. Johnson)은 이 트레이드오프를 재료의 항복 전계 $E_{br}$ 와 포화 속도 $v_{sat}$ 만으로 묶었다.

f_T\cdot BV \lesssim \frac{E_{br}\,v_{sat}}{2\pi}\qquad (\text{존슨 한계})

통과 시간

\tau = L/v_{sat}

, 항복 전압

BV = E_{br}L

에서

L

을 지우면 얻는다. Si는 약 0.5 THz·V, GaAs 약 0.6 THz·V, GaN은

E_{br}

가 10배 커서 약 13 THz·V다. 실제 소자는 전계가 균일하지 않고 기생이 있어 이 한계보다 아래에 놓인다(BV를 어떻게 정의하느냐에 따라 위치가 달라진다. 예컨대 SiGe HBT를

BV_{CEO}

보다 훨씬 큰

BV_{CBO}

로 그리면 이 선 위에 놓이기도 한다).

그림 15-7. (a) SiGe HBT: 얇은 SiGe 베이스를 수직으로 지나는 전자의 통과 시간이 짧고, Ge 그레이딩이 만드는 내장 전계가 전자를 가속한다. (b) GaN HEMT: AlGaN/GaN 계면의 분극 전하가 도핑 없이 고농도 2차원 전자 가스를 만든다. T형 게이트는 짧은 게이트 길이(

f_T

)와 낮은 게이트 저항(

f_{max}

)을 함께 얻는 구조다. 밴드 오프셋과 2DEG의 원리는 13장, 고전압 동작은 14장에서 다룬다.

기술 (대표값, 약)	$f_T$ / $f_{max}$	항복 전압	강점	주 용도
RF CMOS (22 nm FD-SOI, 2020년대)	~350 / ~400 GHz	~1.5 V	디지털과 한 칩, 낮은 원가	Wi-Fi·5G 트랜시버, 밀리미터파 위상 배열
SiGe HBT (130 nm BiCMOS)	~300~500 / ~500~700 GHz	BV_CEO ~1.5~2 V	높은 g_m/I, 낮은 1/f, 균일성	77 GHz 차량 레이더, 광통신, 계측기
GaAs pHEMT / HBT	~100 / ~200 GHz	~10~15 V	낮은 잡음, 효율 좋은 PA	휴대폰 PA·스위치, 위성 LNA
InP HEMT / HBT	~600 / ~1000 GHz 이상	~2~4 V	가장 빠름, 극저온 최저 잡음	서브 THz, 전파 천문, 양자 컴퓨터 판독
GaN HEMT (0.15~0.25 µm)	~30~100 / ~60~200 GHz	~50~150 V	높은 전력 밀도(수 W/mm)	기지국·레이더 PA

SIMULATOR

f_T–항복 전압 지도와 존슨 한계

존슨 한계선 E_brv_sat/2π

Si (3×10⁵ V/cm, 1.07×10⁷ cm/s) GaAs (4×10⁵, 1×10⁷) InP (5×10⁵, 1×10⁷) 4H-SiC (2.5×10⁶, 2.2×10⁷) GaN (3.3×10⁶, 2.5×10⁷)

점을 누르면 소자 정보가 나온다.

선택 소자—

f_T·BV—

해당 재료 한계 대비—

점은 공개 문헌의 대략값(2010~2024년)이며 소자·정의(BV_CEO, 오프 상태 BV, 2×V_DD 등)마다 다르다. 선은 E_brv_sat/(2π·BV). 해볼 것: ① 같은 재료 안에서 점들이 존슨 선과 평행하게 늘어서는지 본다. ② GaN 선이 Si 선보다 약 25배 위에 있다. 같은 f_T에서 견딜 수 있는 전압, 곧 출력 전력이 다르다.

설계 챌린지: LNA 입력 트랜지스터

이제 모든 조각을 모아 보자. 5 GHz Wi-Fi LNA의 입력 트랜지스터를 고른다고 하자. 요구 조건은 두 가지다. 첫째, 이득을 얻고 $F_{min}$ 을 낮추려면 $f_T$ 가 충분히 높아야 한다. 둘째, 50 Ω 안테나에 손실 큰 정합 회로 없이 붙이려면 50 Ω 신호원에서(리액턴스만 최적으로 조정해) 잡음 지수가 목표 이하여야 한다. 그리고 배터리를 위해 전류는 최소로 쓴다. L, W, $V_{GS}$ 를 바꾸면 $f_T$ 와 NF가 어떻게 엇갈리는지가 이 장의 요약이다.

CHALLENGE

최소 전류로 f_T와 NF 목표 맞추기

목표 (f₀, f_T 하한, NF₅₀ 상한)

채널 길이 L 폭 W V_GS (V_DS = 1 V)

목표를 고르고 L, W, V_GS를 조정하자.

I_D—

f_T—

NF₅₀ @ f₀—

이론 최소 전류—

γ = 1, δ = 2, 핑거 1 µm 양쪽 접촉, R_□ = 10 Ω/□. NF₅₀는 신호원 저항 50 Ω에 최적 직렬 리액턴스(인덕터)를 붙였을 때의 잡음 지수다. '이론 최소 전류'는 L 5 nm, V_GS 10 mV, W 3% 간격(3~1000 µm)의 전수 탐색 결과다. 최소 전류의 1.15배 이내면 ★★★. 힌트: 짧은 L은 같은 전류에서 f_T가 높고, 낮은 V_GS(중간 반전)는 g_m/I_D가 크다. W는 R_opt를 50 Ω 근처로 맞추는 손잡이다.

모범 답을 보면 대개 가장 짧은 L, $V_{GS}$ 는 문턱 근처의 중간 반전(Moderate inversion), 그리고 꽤 넓은 W가 나온다. 중간 반전은 $g_m/I_D$ 가 커서 전류당 $f_T$ ·잡음 효율이 가장 좋고, 넓은 W는 $C_{gs}$ 를 키워 $R_{opt}$ 를 50 Ω 쪽으로 끌어내린다. 주파수가 올라갈수록 $f_T$ 요구가 커져 더 높은 전류 밀도로 밀려 올라가는 것도 확인할 수 있다. 이것이 리의 '전력 제한 잡음 최적화'의 실체이며, 실제 LNA는 여기에 선형성과 이득 요구를 더해 바이어스를 정한다. 회로 쪽 설계는 AnalogBook의 주파수 응답 장과 이어진다.

핵심 정리

준정적 근사는 신호 주기가 채널 통과 시간( $L^2/\mu V_{ov}$ 또는 $L/v_{sat}$ )보다 충분히 길 때만 맞다. 채널은 분포 RC 전송선이고, 그 이상의 주파수에서는 전하가 뒤처진다( $R_{nqs}\approx 1/5g_m$ , $g_m$ 지연).
소신호 등가 회로: MOSFET은 $g_m, g_{ds}, C_{gs}\approx\tfrac23WLC_{ox}+WC_{ov}, C_{gd}\approx WC_{ov}, R_g$ , BJT는 $g_m = I_C/V_t, r_\pi=\beta/g_m, C_\pi = g_m\tau_F + C_{je}, C_\mu, r_b$ . 동작점에서 수치 미분으로 얻는다.
고주파에서는 50 Ω 기준의 S 파라미터를 재고 y로 바꾼다. $|h_{21}| = 1$ 인 주파수가 $f_T$ , 메이슨 이득 $U = 1$ 인 주파수가 $f_{max}$ 이며 둘 다 −20 dB/dec로 외삽한다.
$f_T \approx g_m/2\pi(C_{gs}+C_{gd})$ 는 긴 채널에서 $1/L^2$ , 속도 포화에서 $1/L$ 에 비례하고, 기생 용량 때문에 더 완만하다. nMOS의 피크 $f_T$ 는 노드와 무관하게 약 0.3 mA/µm에서 나온다.
$f_{max}\approx f_T/(2\sqrt{g_{ds}(R_g+R_s) + 2\pi f_T R_gC_{gd}})$ . 게이트 저항은 핑거 분할( $1/n_f^2$ )과 양쪽 접촉(1/12 대 1/3)으로 줄이며, 핑거가 너무 많으면 기생 용량이 늘어 최적점이 있다.
잡음: 열잡음 $4kTR$ , 산탄 잡음 $2qI$ , 1/f 잡음 $K/(C_{ox}WLf)$ . MOSFET 드레인 잡음 $4kT\gamma g_{d0}$ 와 상관된 유도 게이트 잡음이 있다. MOSFET의 1/f 코너는 MHz 대, HBT는 kHz 대다.
$F = F_{min} + (R_n/G_s)|Y_s - Y_{opt}|^2$ , $F_{min}-1\propto f/f_T$ . 프리스 식에 따라 LNA 첫 트랜지스터가 감도를 정하며, 50 Ω 잡음 정합에는 W(곧 $C_{gs}$ )가 핵심 손잡이다.
존슨 한계 $f_T\cdot BV\lesssim E_{br}v_{sat}/2\pi$ : CMOS·SiGe는 집적도와 속도, GaAs·InP는 최저 잡음과 최고 속도, GaN은 높은 전압·전력에서 강하다.

확인 퀴즈

Q1. 긴 채널 MOSFET에서 같은 과구동 전압으로 L을 절반으로 줄이면 f_T는? 또 완전히 속도 포화된 짧은 채널이라면?

긴 채널 f_T = 3μV_ov/(4πL²) ∝ 1/L². 속도 포화에서는 g_m → WC_oxv_sat로 L과 무관해지고 C_gs ∝ L이라 f_T ∝ 1/L이다. 실제로는 L로 줄지 않는 기생 용량 때문에 2배에도 못 미친다.

Q2. 게이트 핑거 폭 W_f를 그대로 두고 한쪽 접촉을 양쪽 접촉으로 바꿨다. 게이트 전극의 분포 저항 성분은?

한쪽에서 먹이는 분포 RC 띠의 실효 저항은 전체 띠 저항의 1/3, 양쪽에서 먹이면 길이가 반인 띠 두 개가 병렬이 되어 1/12이다. f_max ≈ √(f_T/8πR_gC_gd)이므로 이 성분이 R_g를 지배할 때 f_max는 최대 2배 가까이 오른다.

Q3. 측정한 |h₂₁|²이 40 GHz에서 10 dB였다. −20 dB/dec 외삽으로 구한 f_T는?

|h₂₁|가 1/f로 줄므로 f_T = f × |h₂₁| = 40 GHz × 10^10/20 ≈ 40 × 3.16 ≈ 126 GHz. 이처럼 측정 대역 위의 f_T·f_max는 외삽값이라, 기울기가 정확히 −20 dB/dec인 구간에서 읽어야 한다.

Q4. MOSFET의 1/f 잡음 코너 주파수를 낮추는 가장 직접적인 방법은?

입력 환산 1/f 잡음 K/(C_oxWLf)는 면적에 반비례한다. 트랩 수가 면적에 비례해도 그 효과가 더 많은 채널 전하로 평균되기 때문이다. 대신 C_gs가 커져 f_T가 떨어지므로 발진기 설계는 위상 잡음과 속도 사이의 절충이다.

Q5. 이득 15 dB, NF 1 dB인 LNA 뒤에 NF 10 dB인 믹서를 붙였다. 전체 NF에 가장 가까운 값은?

F₁ = 1.26, F₂ = 10, G₁ = 31.6. 프리스 식으로 F = 1.26 + 9/31.6 ≈ 1.54, 곧 약 1.9 dB다. 믹서의 NF 10 dB가 첫 단 이득 31.6배로 나뉘어 0.9 dB만 더한다. 뒷단이 아무리 시끄러워도 첫 단의 이득이 크면 전체 잡음은 첫 단이 정한다.

Q6. 같은 f_T에서 GaN HEMT가 GaAs pHEMT보다 훨씬 큰 출력 전력을 내는 근본 이유는?

출력 전력은 대략 V_max·I_max/8에 비례한다. GaN은 E_br ≈ 3.3 MV/cm(GaAs 0.4 MV/cm)라 같은 게이트 길이에서 BV가 훨씬 높고, 분극 2DEG로 전류 밀도도 크다. 이동도는 오히려 GaAs가 높다.

준정적 근사와 그 한계

채널 전하가 게이트를 따라가지 못할 때

소신호 등가 회로

동작점에서 소신호 파라미터 뽑기

2단자쌍 망: y·S 파라미터

2단자쌍 계산기: h21, U, 스미스 차트

차단 주파수 fT

채널 길이를 절반으로 줄이면 fT는?

fT·fmax의 전류 밀도 의존성

최대 발진 주파수와 게이트 레이아웃

핑거를 몇 개로 나눌까: Rg와 fmax

소자 잡음

잡음 스펙트럼과 시간 파형

잡음 지수와 최소 잡음 지수

MOSFET의 최소 잡음 지수 vs 주파수

RF 소자 비교: CMOS, SiGe HBT, III-V HEMT

fT–항복 전압 지도와 존슨 한계

설계 챌린지: LNA 입력 트랜지스터

최소 전류로 fT와 NF 목표 맞추기

핵심 정리

확인 퀴즈

2단자쌍 계산기: h₂₁, U, 스미스 차트

차단 주파수 f_T

채널 길이를 절반으로 줄이면 f_T는?

f_T·f_max의 전류 밀도 의존성

핑거를 몇 개로 나눌까: R_g와 f_max

f_T–항복 전압 지도와 존슨 한계

최소 전류로 f_T와 NF 목표 맞추기