Chapter 16

소자 신뢰성

지금까지의 장은 갓 만든 트랜지스터를 다뤘다. 그러나 칩은 출하 순간이 아니라 10년, 자동차라면 15년 넘게 제 성능을 내야 한다. 그 사이 채널의 뜨거운 전자는 계면을 두드려 결함을 만들고, 게이트 전압은 산화막 속 수소 결합을 끊어 문턱 전압을 밀어 올리며, 수 nm 산화막 안에는 트랩이 하나둘 쌓이다가 어느 순간 전류 길이 뚫린다. 사람 손에서 튄 정전기 수 kV가 단 100 ns 만에 소자를 녹이기도 한다. 이 장은 소자가 늙고 죽는 물리를 기구별로 정리하고, 몇 주짜리 가속 시험 데이터에서 '10년 동안 100만 개 중 몇 개'라는 약속을 끌어내는 통계와 외삽을 익힌다.

신뢰성의 언어: 고장률과 욕조 곡선

신뢰성은 확률의 언어로 말한다. 같은 공정으로 만든 소자 N0N_0개를 동시에 동작시킬 때 시간 tt까지 살아 있는 비율이 신뢰도 함수(Reliability function) R(t)R(t), 죽은 비율이 누적 고장 확률(Cumulative distribution function) F(t)=1−R(t)F(t)=1-R(t)다. 더 직관적인 양은 순간 고장률(Hazard rate, failure rate) h(t)h(t)로, '지금까지 살아남은 소자가 다음 순간 고장 날 확률'이다.

h(t)=f(t)R(t)=−dln⁡Rdt,R(t)=exp⁡ ⁣[−∫0th(t′) dt′],MTTF=∫0∞R(t) dth(t) = \frac{f(t)}{R(t)} = -\frac{d\ln R}{dt},\qquad R(t) = \exp\!\left[-\int_0^t h(t')\,dt'\right],\qquad \text{MTTF} = \int_0^\infty R(t)\,dt
f=dF/dtf=dF/dt는 고장 시간의 확률 밀도. 고장률이 일정(h=λh=\lambda)하면 R=e−λtR=e^{-\lambda t}, MTTF=1/λ\text{MTTF}=1/\lambda. 반도체 고장률의 단위는 FIT(Failures In Time): 1 FIT = 10⁹ 소자·시간당 고장 1건. 100 FIT 칩 1만 개를 1년(8,766 h) 쓰면 약 8.8개가 고장 난다.

실제 제품의 고장률을 시간에 대해 그리면 욕조 곡선(Bathtub curve)이 된다. 초기에는 공정 결함(파티클, 얇아진 산화막, 약한 콘택)을 가진 소자가 빨리 죽어 고장률이 높다가 줄어드는 초기 고장(Infant mortality), 그 뒤 낮고 거의 일정한 우발 고장(Random failure), 마지막으로 이 장에서 다룰 열화 기구가 누적되어 고장률이 다시 치솟는 마모 고장(Wear-out)이다. 세 구간은 모두 와이블 분포(Weibull distribution) 하나로 표현된다.

F(t)=1−exp⁡ ⁣[−(tη)β],h(t)=βη(tη)β−1F(t) = 1-\exp\!\left[-\left(\frac{t}{\eta}\right)^{\beta}\right],\qquad h(t) = \frac{\beta}{\eta}\left(\frac{t}{\eta}\right)^{\beta-1}
η\eta는 특성 수명(63.2 %가 고장 나는 시간), β\beta는 형상 계수. β<1\beta\lt 1이면 고장률이 줄고(초기 고장), β=1\beta=1이면 일정(지수 분포), β>1\beta\gt 1이면 늘어난다(마모).
① 초기 고장 β < 1 · 공정 결함 ② 우발 고장 β ≈ 1 · 외부 서지·우주선 등, 수~수십 FIT ③ 마모 고장 β > 1 · HCI·BTI·TDDB·EM 제품 수명 (예: 10년) 전체 h(t) 초기 성분 우발 성분 마모 성분 고장률 h(t) (로그 눈금) 번인·스크리닝으로 제거 설계·사용 조건으로 밀어낸다 시간 (로그 눈금)
그림 16-1. 욕조 곡선. 굵은 선이 전체 고장률이고, 점선은 초기·우발·마모 성분이다(경쟁 위험이므로 고장률이 더해진다). 신뢰성 공학의 목표는 번인과 스크리닝으로 왼쪽 벽을 깎고, 소자 설계와 사용 조건으로 오른쪽 벽을 제품 수명(예: 10년) 너머로 밀어내는 것이다.
SIMULATOR

욕조 곡선 만들기와 번인 효과

첫해 평균 고장률—
10년 누적 고장—
번인 탈락—
MTTF—
해볼 것: ① 번인 0 h에서 첫해 고장률은 초기 고장이 지배한다. 번인을 24~48 h로 늘리면(현장 기준 약 1,000~2,000 h를 미리 소모) 첫해 FIT가 크게 떨어지고 그만큼이 공장 안에서 '탈락'한다. 168 h까지 늘리면 더 줄지만, 늘린 시간에 비해 얻는 이득은 점점 작아진다. ② β1을 0.8로 올리면 초기 고장이 느리게 줄어 번인 효과가 약해진다. ③ η3을 25년에서 15년으로만 내려도 10년 누적 고장이 수 %에서 약 20 %로 폭증하고, 10년 아래면 절반을 넘는다. MTTF가 수십 년이어도 10년 ppm은 나쁠 수 있다. 신뢰성 사양을 MTTF가 아니라 '수명 내 누적 ppm'으로 쓰는 이유다. (경쟁 위험 모형 h = h₁ + h₂ + h₃, 번인 후 현장 고장률은 h(t + AF·tBI))

MTTF는 직관적이지만 위험한 숫자다. 고장률 100 FIT 칩의 MTTF는 10710^7 h, 즉 1,100년이 넘지만 그것이 '칩이 1,000년 간다'는 뜻은 아니다. 우발 고장 구간에서 MTTF는 단지 1/λ1/\lambda일 뿐이고, 실제 제품은 수십 년 안에 마모로 죽는다. 그래서 반도체 신뢰성 사양은 보통 "사용 조건에서 10년(자동차는 15년 이상) 동안 누적 고장 X ppm 이하"처럼 쓴다. 출하 전 스크리닝과 번인의 실무는 TestBook의 번인 장, 고장 난 칩의 원인 분석은 FailureBook의 고장 메커니즘 장에서 이어진다.

핫 캐리어 주입

포화 영역 MOSFET의 드레인 근처에는 핀치오프 영역이 있고, VDS−VD,satV_{DS}-V_{D,sat}의 전압이 수십 nm 안에 떨어진다(9장). 이 영역의 전계는 105∼10610^5\sim10^6 V/cm에 이르러 전자가 격자와 열평형을 이루지 못하고 열에너지보다 훨씬 큰 운동 에너지를 갖는다. 이런 전자를 핫 캐리어(Hot carrier)라 한다. 핫 전자는 두 가지 일을 저지른다. 에너지가 약 1.3 eV(유효 이온화 문턱 ϕi\phi_i)를 넘으면 충돌 이온화로 전자–정공 쌍을 만들고, 정공은 기판으로 흘러 기판 전류(Substrate current) IsubI_{sub}가 된다. 에너지가 Si/SiO₂ 장벽 3.1 eV에 가까워지면 일부는 산화막으로 뛰어들어 게이트 전류가 되거나 갇히고, 계면의 Si–H 결합을 끊어 계면 트랩을 만든다. 이것이 핫 캐리어 주입(HCI, Hot-Carrier Injection) 열화다.

게이트 · VGS n⁺ 소스 · 0 V n⁺ 드레인 · VDS p 기판 기판 접지 전자 흐름 (반전 채널) ② 정공 → 기판 전류 Isub ③ 산화막 주입 (E > φb ≈ 3.1 eV) 계면 트랩(×)·산화막 전하 → Vth↑, gm↓ ① 충돌 이온화 (E > φi ≈ 1.3 eV) LDD: 드레인 끝 전계를 낮춘다 핀치오프 고전계 영역 (최대 전계 ℰm)
그림 16-2. nMOS의 핫 캐리어 열화. 드레인 끝 고전계 영역(주황)에서 전자가 에너지를 얻어 충돌 이온화를 일으키고, 정공은 기판 전류가 된다. 드물게 장벽을 넘을 만큼 '운 좋은' 전자는 산화막과 계면을 손상시켜 VthV_{th} 증가, 이동도·gmg_m 감소를 남긴다. 점선의 얕은 n 영역이 LDD다.

쇼클리가 제안하고 후(C. Hu) 그룹이 정리한 행운 전자 모형(Lucky-electron model)은 이 과정을 놀랍도록 단순하게 설명한다. 전자가 평균 자유 행로 λ\lambda(핫 전자에서 약 7~8 nm)마다 에너지를 잃는 충돌을 겪는다면, 전계 E\mathcal{E}에서 에너지 ϕ\phi를 모으려면 거리 ϕ/qE\phi/q\mathcal{E}를 충돌 없이 날아야 하고, 그 확률은 e−ϕ/qλEe^{-\phi/q\lambda\mathcal{E}}다.

IsubID=C1 (VDS−VD,sat)exp⁡ ⁣(−ϕiqλEm),Em≈VDS−VD,satl,l≈0.22 tox1/3xj1/2\frac{I_{sub}}{I_D} = C_1\,(V_{DS}-V_{D,sat})\exp\!\left(-\frac{\phi_i}{q\lambda\mathcal{E}_m}\right),\qquad \mathcal{E}_m \approx \frac{V_{DS}-V_{D,sat}}{l},\quad l\approx 0.22\,t_{ox}^{1/3}x_j^{1/2}
Em\mathcal{E}_m은 드레인 끝 최대 전계, ll은 핀치오프 영역의 특성 길이(cm 단위 경험식, tox=4t_{ox}=4 nm·xj=100x_j=100 nm에서 약 50 nm). 같은 식에 ϕi\phi_i 대신 ϕb≈3.1\phi_b\approx3.1 eV를 넣으면 게이트 주입 전류가 나온다. 둘 다 Em\mathcal{E}_m에 지수적으로 민감하다.
ANIMATION

행운 전자: 드레인 근처에서 에너지를 모으는 전자들

전자E > 0.6 eVE > φi정공 (Isub)
최대 전계 ℰm—
이론 e−φi/qλℰm—
충돌 이온화 / 도착 전자—
산화막 주입 (누적)—
위: 채널 단면(L = 180 nm). 아래: 각 전자의 위치와 운동 에너지, 회색 영역은 전계 분포(상대), 점선은 충돌이 전혀 없을 때 얻을 수 있는 최대 에너지 qV(x). 해볼 것: ① VDS = 3 V에서 대부분의 전자는 충돌로 에너지를 잃어 1 eV 아래에 머물지만, 몇몇 '운 좋은' 전자가 φi 선을 넘어 정공을 만든다. ② VDS를 2 V로 내리면 이온화가 급감한다. 전압 1 V 차이에 지수적이다. ③ LDD를 켜면 같은 전압에서 전계가 약 25 % 낮아지고 이온화가 몇 분의 1로 준다. ④ VGS를 올리면 VD,sat가 커져 핀치오프 전압이 줄어든다. (λ = 7.8 nm, 충돌 시 에너지의 65 % 손실로 단순화한 몬테카를로, 이온화·주입 확률은 문턱 위 에너지에 비례)

기판 전류는 HCI의 '체온계'다. VGSV_{GS}를 올리면 IDI_D는 커지지만 VD,satV_{D,sat}도 커져 Em\mathcal{E}_m이 줄어든다. 두 효과가 겹쳐 IsubI_{sub}–VGSV_{GS} 곡선은 종 모양이 되고, 고전적인 장채널 소자에서 정점은 VGS≈VDS/2V_{GS}\approx V_{DS}/2 부근이다. 열화는 계면 트랩 생성(에너지 ϕit≈3.7\phi_{it}\approx3.7 eV)에 비례한다고 보면 수명은 기판 전류로 쓸 수 있다.

τ=H WID(IsubID)−m,m=ϕitϕi≈2.9;ΔIDID 또는 ΔVth∝t n,n≈0.4∼0.7\tau = H\,\frac{W}{I_D}\left(\frac{I_{sub}}{I_D}\right)^{-m},\quad m=\frac{\phi_{it}}{\phi_i}\approx2.9;\qquad \frac{\Delta I_D}{I_D}\ \text{또는}\ \Delta V_{th} \propto t^{\,n},\quad n\approx0.4\sim0.7
수명 기준은 보통 ΔID,sat/ID,sat=10%\Delta I_{D,sat}/I_{D,sat}=10\% 또는 ΔVth=50\Delta V_{th}=50 mV. 높은 VDSV_{DS}에서 몇 시간~며칠 스트레스한 뒤 τ\tau–Isub/IDI_{sub}/I_D 직선을 사용 전압(대개 1.1VDD1.1V_{DD})까지 외삽한다.
SIMULATOR

기판 전류와 HCI 열화 수명

Isub / ID—
ℰm—
스트레스 수명 (ΔID 10 %)—
사용 조건 외삽 수명—
0.18 µm급 nMOS(W = 10 µm, tox = 4 nm, VDD = 1.8 V)를 가정. 왼쪽: Isub–VGS(VDS = 2.0, 2.4, 2.8, 3.2 V 회색). 오른쪽: ΔID/ID 시간 곡선(로그–로그, 기울기 n = 0.5). 해볼 것: ① 정점 버튼을 눌러 최악 조건을 찾는다. ② VDS를 3.3 V → 2.4 V로 낮추면 수명이 몇 자릿수 늘어난다. 가속 시험은 이렇게 수 시간 안에 끝낸다. ③ LDD 없이 사용 조건 수명이 10년에 못 미치면 LDD를 켜 보라. 1980~90년대 5 V → 3.3 V 시대에 LDD가 표준이 된 이유다. (Chan–Hu형 Isub 모형 Ai = 2×10⁶ cm⁻¹, Bi = 1.7×10⁶ V/cm, 속도 포화 ID, 후 수명식 m = 2.9, 열화 포화 40 %)
나노 소자의 HCI는 다르다

전원 전압이 1 V 아래로 내려오자 '전계가 만든 단일 행운 전자' 그림만으로는 열화를 설명할 수 없게 되었다. 전자–전자 산란으로 꼬리 분포가 채워지고, 여러 개의 비교적 차가운 전자가 Si–H 결합을 진동 단계별로 들뜨게 하는 다중 진동 여기(Multiple-vibrational excitation)가 중요해졌다. 그 결과 최신 소자에서는 최악 조건이 VGS≈VDSV_{GS}\approx V_{DS} 쪽으로 옮겨 가고, 고전 소자와 달리 온도가 높을수록 HCI가 심해지는 경우가 많다. 좁은 핀·시트에서 자가 발열(아래 절)이 겹치면 더하다. 이른바 '에너지 구동' HCI다.

바이어스 온도 불안정성 (NBTI·PBTI)

pMOS 게이트에 음전압을 걸고(반전 상태) 온도를 100 °C 이상으로 올려 두면, 드레인 전압이 0이어도 ∣Vth∣|V_{th}|가 서서히 커지고 구동 전류가 준다. 이것이 음 바이어스 온도 불안정성(NBTI, Negative Bias Temperature Instability)이다. 전류가 흐를 필요가 없으므로 HCI와 달리 꺼져 있지 않은 모든 pMOS(예: SRAM의 풀업, 클록 게이팅으로 멈춘 회로)가 노출된다. high-k/금속 게이트 도입 뒤에는 nMOS에서도 양전압 스트레스로 전자가 HfO₂ 결함에 갇히는 PBTI(Positive BTI)가 커졌다. 둘을 합쳐 BTI(Bias Temperature Instability)라 한다. 이동 이온에 의한 고전적 BTS 측정(8장)과 이름은 비슷하지만 기구가 다르다.

게이트 · VG < 0 (pMOS 켜짐) n형 Si (pMOS 채널 영역) ℰox ∝ √(Dt) ++ 반응: Si–H + h⁺ → Si· + H high-k (HfO₂) H·H₂ 확산 (반응–확산) 계면층 SiO₂ 결함의 정공 포획 빠르게 회복되는 성분 반전층 정공 Si· 계면 트랩 (+) 대부분 영구 성분
그림 16-3. NBTI의 두 성분. 반전층 정공과 전계가 계면 Si–H 결합을 끊어 계면 트랩을 만들고, 풀려난 수소가 산화막으로 확산한다(반응–확산, 대부분 영구 성분). 동시에 산화막 속 기존 결함이 정공을 포획한다(빠르게 회복되는 성분). 두 성분 모두 양전하라 pMOS의 ∣Vth∣|V_{th}|를 키운다.

반응–확산 모형(Reaction–Diffusion model)에서는 계면 결합의 해리(반응)가 빠르게 평형에 이르고, 생성 속도는 수소가 산화막 속으로 빠져나가는 확산이 제한한다. 확산 전선이 Dt\sqrt{Dt}로 나아가므로 계면 트랩은 시간의 분수 멱으로 는다.

ΔVth(t)=A Eox γ e−Ea/kT t n,n=14 (원자 H 확산),  n=16 (H2 확산)\Delta V_{th}(t) = A\,E_{ox}^{\,\gamma}\,e^{-E_a/kT}\,t^{\,n},\qquad n=\tfrac14\ (\text{원자 H 확산}),\ \ n=\tfrac16\ (\text{H}_2\ \text{확산})
측정되는 nn은 약 0.1~0.25, ΔVth\Delta V_{th}의 활성화 에너지는 약 0.1 eV 내외(이 값은 nn과 시간 상수의 활성화 에너지 곱에 해당), 전계 지수 γ\gamma는 약 2~4(지수형 eγ′Eoxe^{\gamma' E_{ox}}로도 쓴다). 10년 기준 허용 ΔVth\Delta V_{th}는 보통 30~50 mV.

BTI를 까다롭게 만드는 것은 회복(Recovery)이다. 스트레스를 멈추면 ΔVth\Delta V_{th}의 상당 부분이 µs~초 단위로 빠르게 사라지고, 나머지는 log 시간으로 천천히 줄어든다. 그래서 스트레스를 끝내고 1 µs 뒤에 측정하느냐 1 s 뒤에 측정하느냐에 따라 같은 소자의 열화량이 수십 % 달라지고, 초 단위로 느린 옛 측정법은 열화를 과소평가했다. 실험적으로는 회복 비율이 스트레스·회복 시간의 비 ξ=tr/ts\xi=t_r/t_s만의 함수로 잘 정리된다.

ΔVth(ts+tr)ΔVth(ts)≈11+B ξβ,ξ=trts\frac{\Delta V_{th}(t_s+t_r)}{\Delta V_{th}(t_s)} \approx \frac{1}{1+B\,\xi^{\beta}},\qquad \xi = \frac{t_r}{t_s}
'보편 회복' 근사(BB, β\beta는 맞춤 상수). 미시적으로는 포획 시간 τc\tau_c와 방출 시간 τe\tau_e가 수 µs~수 년에 넓게 퍼진 결함 집단(CET 지도, Grasser)으로 이해한다. 회로의 pMOS는 클록마다 켜지고 꺼지므로 AC 스트레스의 열화는 같은 시간 DC보다 작다(50 % 듀티에서 약 0.5~0.7배).
SIMULATOR

NBTI 스트레스와 회복: 결함 집단 모형

스트레스 파형
ΔVth (스트레스 직후)—
측정값 (지연 후)—
AC / DC—
10년 ΔVth (DC, 기준 50 mV)—
위: 스트레스 시간에 따른 ΔVth(로그 시간). 아래: ts 뒤 스트레스를 끊었을 때의 회복(회복 시간 로그 축), 주황 세로선이 측정 지연. 해볼 것: ① 측정 지연을 1 µs → 1 s로 늘리면 '측정된' 열화가 약 20 % 준다. 같은 소자라도 측정법에 따라 다른 숫자가 나오는 이유. ② 온도를 125 → 25 °C로 내리면 열화가 줄고, 전압 1.2 → 1.6 V는 훨씬 큰 가속을 준다(전압이 더 강력한 가속 인자). ③ AC로 바꾸고 듀티를 0.5로 두면 같은 시간 DC의 약 0.6배. 듀티가 0.9에 가까워지면 DC에 접근한다. ④ 1.2 V·125 °C는 가속 조건이다. |VG|를 0.9 V, 온도를 105 °C로 내려 10년 값이 50 mV 기준 근처로 내려오는지 확인하라. (포획 τc 10⁻⁶~10⁹ s, 방출 τe가 넓게 분포한 결함 352군의 1차 반응 합 + t1/6 영구 성분. 125 °C·1.2 V·10⁴ s에서 약 30 mV가 되도록 맞춘 개념 모형)

산화막 경시 파괴 (TDDB)

게이트 산화막에 순간 파괴 전계(SiO₂에서 약 10~15 MV/cm)보다 훨씬 낮은 전계를 걸어 두어도, 충분히 오래 기다리면 결국 파괴된다. 이것이 경시 절연 파괴(TDDB, Time-Dependent Dielectric Breakdown)다. 터널링으로 흐르는 전자(8장의 게이트 누설)가 산화막 속에 결함(전자 트랩)을 조금씩 만들고, 결함 밀도가 임계값에 이르면 게이트와 기판 사이에 결함을 징검다리 삼은 전도 경로가 생긴다. 파괴 순간 누설 전류가 계단처럼 뛰고, 얇은 막에서는 작은 계단의 소프트 파괴(SBD)가 먼저 오고 이어서 하드 파괴(HBD)로 진행하는 경우가 많다.

사용 전계는 스트레스 전계보다 훨씬 낮으므로 어떤 모형으로 외삽하느냐가 결정적이다. 경쟁하는 두 모형이 있다.

E 모형: τBD=τ0 e−γEox1/E 모형: τBD=τ0 e G/Eox전압 멱 모형: τBD∝VG−N\text{E 모형: } \tau_{BD} = \tau_0\,e^{-\gamma E_{ox}}\qquad \text{1/E 모형: } \tau_{BD} = \tau_0\,e^{\,G/E_{ox}}\qquad \text{전압 멱 모형: } \tau_{BD}\propto V_G^{-N}
E 모형(열화학, McPherson): 전계가 약해진 Si–O 결합의 열적 해리를 돕는다. γ\gamma 약 1~4 dec/(MV/cm)의 크기. 1/E 모형(양극 정공 주입, Chen–Hu): FN 터널링 전자가 양극에서 정공을 만든다, GG 약 350 MV/cm. 두께 약 5 nm 아래 직접 터널링 영역에서는 N≈40∼48N\approx40\sim48의 전압 멱 모형이 데이터와 가장 잘 맞는다고 보고된다.
가속 시험 구간 사용 전계 시험 데이터 수 자릿수 차이 1/E 모형 (낙관적) τBD ∝ eG/E E 모형 (보수적) τBD ∝ e−γE 산화막 전계 Eox (높을수록 오른쪽) 파괴 시간 τBD (로그 눈금)
그림 16-4. 같은 고전계 데이터(점)를 E 모형(직선)과 1/E 모형(곡선)으로 외삽하면 사용 전계에서 수명이 몇 자릿수 차이 난다. 높은 전계에서는 두 모형이 모두 데이터를 잘 맞추므로 실험만으로 가리기 어렵다. 업계는 오랫동안 보수적인 E 모형을 써 왔다.

파괴는 본질적으로 통계적이다. 같은 웨이퍼의 커패시터 수십 개를 같은 조건으로 스트레스하면 파괴 시간이 한두 자릿수에 걸쳐 흩어진다. 이 분포는 와이블을 따르며, 와이블 축 W=ln⁡[−ln⁡(1−F)]W=\ln[-\ln(1-F)]에 그리면 직선이 된다.

ln⁡[−ln⁡(1−F)]=βln⁡t−βln⁡η,η2=η1(A1A2)1/β,tF≈η F1/β (F≪1)\ln[-\ln(1-F)] = \beta\ln t - \beta\ln\eta,\qquad \eta_{2} = \eta_{1}\left(\frac{A_1}{A_2}\right)^{1/\beta},\qquad t_F \approx \eta\,F^{1/\beta}\ (F\ll1)
두 번째 식이 면적 스케일링(Area scaling): 산화막을 작은 조각 여러 개의 직렬 '최약 고리'로 보면, 면적이 A2/A1A_2/A_1배인 칩은 가장 약한 조각이 먼저 죽는다. β\beta가 작을수록 면적 벌점이 크다. 세 번째 식은 낮은 누적 고장(예: 100 ppm)에서의 수명.

와이블 기울기 β\beta는 어디서 오는가? 산화막을 결함 크기 a0a_0(약 0.9 nm)의 셀로 나눈 퍼콜레이션 모형(Percolation model, Degraeve·Stathis)에서는 결함이 무작위로 생기다 셀 기둥 하나가 게이트에서 기판까지 결함으로 이어지면 파괴된다. 기둥 하나가 이어질 확률은 결함 확률 pp의 n=tox/a0n=t_{ox}/a_0 제곱이고, 그 기둥이 면적 전체에 많으므로 와이블 기울기는 두께에 비례한다: β≈α tox/a0\beta \approx \alpha\,t_{ox}/a_0(α\alpha는 결함 생성의 시간 지수). 두꺼운 막은 β\beta가 10 이상으로 날카롭지만, 2 nm 안팎의 막은 β≈1∼1.5\beta\approx1\sim1.5로 분포가 넓어져 면적 벌점과 ppm 외삽이 가혹해진다. 산화막을 얇게 만드는 일이 신뢰성 측면에서 이중으로 손해인 이유다.

(a) 스트레스 초기 결함(주황)이 무작위 셀에 생긴다 게이트 Si 기판 tox = 5a0 셀 크기 a0 ≈ 0.9 nm 층 수 n = tox / a0 (b) 파괴 순간 기둥 하나가 처음으로 이어짐 게이트 Si 기판 게이트–기판 전도 경로 완성 → 누설 전류가 계단처럼 뛴다 (c) 얇은 막 (n = 2) 결함 2개면 경로가 완성된다 게이트 Si 기판 층이 적으면 적은 결함으로도 우연히 일찍 깨질 확률이 커서 파괴 시간 분포가 넓다 (β 작음)
그림 16-5. TDDB의 퍼콜레이션 그림. (a)→(b) 스트레스 동안 산화막 속에 결함(주황)이 무작위로 생기다가 게이트와 기판을 잇는 경로(빨강)가 처음 완성되는 순간 파괴된다. (c) 층 수가 적은 얇은 막은 우연히 경로가 일찍 생길 확률이 커서 파괴 시간 분포가 넓다.
ANIMATION

퍼콜레이션 몬테카를로: 커패시터를 하나씩 터뜨려 와이블 그리기

층 수 n—
표본 수—
측정 β (최소제곱)—
이론 β ≈ α·n—
왼쪽: 커패시터 하나의 단면(셀 기둥 40개 × n층). 스트레스 시간이 로그로 흐르며 결함이 생기고, 기둥 하나가 꽉 차면 파괴. 오른쪽: 파괴 시간의 와이블 도표(중앙 순위). 해볼 것: ① 2.7 nm(3층)에서 50개를 모아 β를 읽는다. ② 0.9 nm(1층)로 바꾸면 결함 하나만 생겨도 파괴되어 β가 결함 생성 지수 α 자체가 되고, 6.3 nm(7층)이면 β가 4 이상으로 날카로워진다. ③ 두께가 두꺼울수록 파괴 시간 자체도 길어진다. (셀 결함 확률 p = 1 − exp(−tα), α = 0.6, 정규화 시간)
PREDICT

와이블 면적 스케일링과 ppm 수명

시험용 커패시터(면적 10⁻⁴ cm²)의 TDDB 특성 수명이 η = 1,000 h, 와이블 기울기 β = 1.4였다. 같은 산화막으로 만든 칩의 전체 게이트 면적이 0.1 cm²(1,000배)라면 칩의 특성 수명은?

답을 고르면 시뮬레이터가 열린다.
먼저 위의 질문에 답하자
칩 η—
칩 ppm 수명—
η 대비 ppm 수명—
점은 시험 구조 30개를 표본 추출한 가상 데이터(η = 1,000 h, 현재 β). 해볼 것: ① β = 1.4, 면적비 1,000에서 칩의 100 ppm 수명은 시험 구조 η의 약 10만분의 1(약 0.01 h)이다. ② β를 3으로 올리면(두꺼운 막) 같은 면적비·ppm에서 벌점이 수백 배 줄어든다. ③ 목표를 1,000 ppm에서 1 ppm으로 엄격하게 하면 β가 작을수록 수명이 가파르게 줄어든다. 얇은 산화막의 ppm 외삽이 어려운 이유다.

가속 시험과 수명 외삽

10년을 기다려 10년 수명을 확인할 수는 없다. 그래서 전압과 온도를 높여 열화를 앞당기는 가속 시험(Accelerated life test)을 하고, 물리 모형으로 사용 조건까지 외삽한다. 온도 가속은 대부분 열활성 과정이므로 아레니우스 식을 쓴다.

AFT=exp⁡ ⁣[Eak(1Tuse−1Tstress)],AFV=eγ(Vstress−Vuse) 또는 (VstressVuse)N,τuse=τstress AFT AFVAF_T = \exp\!\left[\frac{E_a}{k}\left(\frac{1}{T_{use}}-\frac{1}{T_{stress}}\right)\right],\qquad AF_V = e^{\gamma(V_{stress}-V_{use})}\ \text{또는}\ \left(\frac{V_{stress}}{V_{use}}\right)^{N},\qquad \tau_{use} = \tau_{stress}\,AF_T\,AF_V
온도는 켈빈. EaE_a는 기구마다 다르다: TDDB 약 0.5~0.9 eV, 전자 이동(EM) 약 0.7~0.9 eV, BTI 수명 기준 약 0.5 eV 안팎, 일반 HTOL 계산의 관례값 0.7 eV. 125 °C → 55 °C, EaE_a=0.7 eV이면 AFT≈78AF_T\approx 78.

제품 수준에서는 JEDEC JESD47류의 HTOL(High-Temperature Operating Life)이 대표적이다. 예를 들어 3개 로트에서 77개씩 231개를 125 °C, 최대 동작 전압에서 1,000 h 돌려 고장이 0개면, 카이제곱 분포로 고장률 상한을 구한다.

λU=χCL2(2f+2)2 N t AF예: f=0, CL=60% (χ2=1.83), N=231, t=1000 h, AF=78 ⇒ λU≈51 FIT\lambda_{U} = \frac{\chi^2_{CL}(2f+2)}{2\,N\,t\,AF}\qquad\text{예: } f=0,\ CL=60\%\ (\chi^2=1.83),\ N=231,\ t=1000\ \text{h},\ AF=78\ \Rightarrow\ \lambda_U\approx 51\ \text{FIT}
ff는 고장 수, NN은 시료 수, tt는 시험 시간. 고장 0개여도 '0 FIT'이 아니라 통계적 상한을 말한다. 시료를 늘리거나 가속 계수를 키워야 상한이 내려간다.
SIMULATOR

TDDB 가속 데이터에서 10년·ppm 수명 외삽

외삽 모형
온도 가속 AFT—
t63 (시험 면적, 사용 조건)—
칩 ppm 수명—
1/E ÷ E 모형 예측—
가상의 약 2 nm 게이트 산화막. 점: 125 °C에서 VG = 2.0~2.6 V로 스트레스한 시험 구조(10⁻⁵ cm²)의 63 % 파괴 시간. 세 모형으로 맞춘 곡선(가는 선)과, 선택한 모형을 칩 면적(0.1 cm², 면적비 10⁴)·목표 ppm·사용 온도로 환산한 곡선(굵은 빨강)을 10년 선과 비교한다. 해볼 것: ① 전압 멱 모형으로 10년을 지키는 최대 Vuse를 찾는다. ② 같은 데이터에 E 모형을 쓰면 허용 전압이 크게 낮아지고, 1/E 모형은 훨씬 낙관적이다. 모형 선택에 따른 수명 예측 차이는 사용 전압이 낮을수록 커져 1 V 근처에서는 10 자릿수를 넘는다. ③ 사용 온도를 125 → 55 °C로 내리면 Ea = 0.6 eV에서 수명이 약 40배 는다. (β = 1.3 고정, tppm = t63·(A칩/A시험)−1/β·[−ln(1−F)]1/β)

정전기 방전 (ESD)과 보호 소자

건조한 날 카펫 위를 걸은 사람의 몸은 수 kV까지 대전된다. 그 손이 칩 핀에 닿으면 수십~수백 ns 동안 1 A가 넘는 전류가 흐른다. 두께 2 nm 산화막은 수 V에서 파괴되므로, 보호 회로 없이 이 에너지를 받으면 즉사한다. 정전기 방전(ESD, Electrostatic Discharge) 시험은 모델로 표준화되어 있다. 사람 손을 흉내 낸 HBM(Human Body Model)은 100 pF 커패시터를 1.5 kΩ을 통해 방전시키며(상승 약 2~10 ns, 감쇠 시상수 약 150 ns, 2 kV에서 정점 약 1.33 A), 패키지 자체가 대전되었다가 한 핀으로 순식간에 방전되는 CDM(Charged Device Model)은 폭 약 1 ns, 정점 수 A의 훨씬 빠른 펄스다. 업계 권장 목표는 HBM 500 V, CDM 250 V다(JEDEC JEP155B·JEP157). 표준 ESD 관리가 갖춰진 공장이라면 이 정도로 안전하게 생산할 수 있다는 현장 불량 자료에 근거한다. 예전에는 HBM 2 kV, 이후 1 kV가 관례였다.

(a) HBM 시험 회로 사람 몸의 정전기를 흉내 낸다 + − C = 100 pF 수 kV로 충전 S 1.5 kΩ 입력 핀 VSS 핀 I(t) I t 정점 Ip ≈ V / 1.5 kΩ 감쇠 시상수 ≈ 150 ns (b) 칩 안의 보호 네트워크 양(+)의 펄스: 핀 → D1 → VDD → 레일 클램프 → VSS VDD VSS 입력 핀 D1 핀 → VDD D2 VSS → 핀 입력 버퍼 보호 대상: 버퍼의 게이트 산화막 전압 ≈ D1 강하 + 클램프 강하 트리거 레일 클램프 큰 NMOS
그림 16-6. (a) HBM 시험 회로와 (b) 전형적인 입력 핀 보호. 다이오드 두 개가 핀 전압을 VDD+0.7V_{DD}+0.7 V와 VSS−0.7V_{SS}-0.7 V 사이로 묶고, 전원 사이의 큰 레일 클램프가 ESD 전류를 받아낸다. 보호 대상 게이트 산화막에 걸리는 전압은 다이오드와 클램프의 전압 강하 합이다.

보호 소자는 설계 창(ESD design window) 안에서 동작해야 한다. 정상 동작 전압(여유 포함, 약 1.1VDD1.1V_{DD})에서는 절대 켜지면 안 되고, ESD 전류가 흐르는 동안 핀 전압은 보호 대상 산화막의 파괴 전압(ns 펄스 기준)과 접합 파괴 전압보다 낮게 유지해야 한다. I/O에서 많이 쓰는 GGNMOS(Grounded-Gate NMOS)는 드레인 접합의 애벌런치로 기생 npn 바이폴라를 켜는 스냅백(Snapback) 소자다. 트리거 전압 Vt1V_{t1}에서 켜진 뒤 유지 전압 VhV_h로 떨어져 큰 전류를 낮은 전압에 흘리고, 전류가 It2I_{t2}(약 수 mA/µm)를 넘으면 열적으로 파괴된다. 유지 전압이 VDDV_{DD}보다 낮으면 ESD가 아닌 잡음에 켜진 뒤 꺼지지 않는 래치업 위험이 있다.

SIMULATOR

ESD 펄스와 보호 소자 설계 창

보호 대상
보호 소자
시험 모델
정점 전류 Ip—
핀 최대 전압 / 산화막 BV—
Ip / It2—
왼쪽: 방전 전류 I(t)(위)와 핀 전압 V(t)(아래). 오른쪽: 보호 소자 I–V와 설계 창(초록). 해볼 것: ① HBM 2 kV, 코어 + 다이오드+클램프 W = 200 µm에서 핀 전압이 산화막 BV 아래인지 확인하고, W를 줄여 실패하는 경계를 찾는다. ② 코어 영역에 GGNMOS를 쓰면 트리거 전압이 이미 산화막 BV보다 높아 실패한다. 얇은 코어 산화막은 다이오드와 능동 클램프로 지킨다. ③ I/O 1.8 V에 GGNMOS를 고르고 W를 키워 핀 전압과 It2 조건을 모두 만족시켜 보라. ④ CDM으로 바꾸면 같은 전압에서 정점 전류가 훨씬 크고 펄스가 ns 이하다. (HBM: Ip = V/1.5 kΩ, 상승 τ 4 ns·감쇠 150 ns. CDM: Ip ≈ V/100 Ω, 폭 약 1 ns로 근사. BV: 코어 약 4 V, I/O 약 8 V의 ns 펄스 값. Ron·W: 다이오드 경로 400 Ω·µm, GGNMOS 800 Ω·µm, It2: 다이오드 20 mA/µm, GGNMOS 6 mA/µm로 가정한 대략값)

전하를 띤 도구·플라스마 공정 중 게이트에 쌓이는 전하도 같은 산화막을 공격한다. 식각 중 긴 배선이 안테나처럼 전하를 모아 게이트를 손상시키는 플라스마 대전 손상은 PlasmaBook의 표면 상호작용 장을 참고하라. TLP 측정, 스냅백의 물리와 멀티 핑거 설계, RC 레일 클램프와 칩 전체 네트워크, CDM 내부 손상, 래치업, 시스템 수준 ESD는 17장 ESD와 래치업에서 자세히 다룬다.

자가 발열과 온도 가속 노화

트랜지스터가 소모하는 전력 P=IDVDSP=I_DV_{DS}는 채널, 특히 드레인 쪽 핀치오프 영역에서 열로 바뀐다. 평면 벌크 소자에서는 이 열이 바로 아래 넓은 실리콘 기판으로 퍼져 나가지만, FinFET의 핀은 폭 약 5~7 nm, GAA 나노시트는 두께 약 5 nm에 위아래가 열전도율 낮은 산화막·high-k로 둘러싸여 있다. 게다가 실리콘의 열전도율은 수 nm 구조에서 포논 경계 산란으로 벌크(약 150 W/m·K)의 몇 분의 1로 떨어진다. 결과적으로 소자의 열저항(Thermal resistance) RthR_{th}가 커지고 채널 온도가 주변보다 수십 K 높아지는 자가 발열(Self-heating)이 생긴다.

Tch=Tamb+P Rth(1−e−t/τth),τlife(Tch)=τlife(Tamb) exp⁡ ⁣[Eak(1Tch−1Tamb)]T_{ch} = T_{amb} + P\,R_{th}\left(1-e^{-t/\tau_{th}}\right),\qquad \tau_{life}(T_{ch}) = \tau_{life}(T_{amb})\,\exp\!\left[\frac{E_a}{k}\left(\frac{1}{T_{ch}}-\frac{1}{T_{amb}}\right)\right]
τth\tau_{th}는 열 시상수(소자 수준 약 수십~수백 ns). DC 측정에서는 수십 K(FinFET·GAA 보고값 약 20~50 K)까지 오르지만, GHz로 스위칭하는 논리 회로에서는 평균 전력으로 데워지므로 상승폭이 훨씬 작다. 반면 아날로그 바이어스·I/O 드라이버·DC에 가까운 회로는 전체 효과를 받는다.
(a) 평면 벌크 금속 게이트 열이 기판으로 넓게 퍼진다 Rth 작음 (b) FinFET 금속 게이트 STI 좁은 핀 하나로 빠져나간다 Rth 큼 (c) GAA 나노시트 게이트 위쪽 시트일수록 경로가 길고 뜨겁다 Rth 큼
그림 16-7. 구조별 열 경로(빨간 점선). 3차원 소자는 정전기 제어(10장)를 얻는 대신 열이 빠져나갈 길이 좁아졌다. 열은 금속 게이트·콘택·배선 쪽으로도 빠지므로 실제 RthR_{th}는 레이아웃과 BEOL 설계에도 좌우된다.

자가 발열은 신뢰성에 이중으로 작용한다. 채널 온도가 올라가면 BTI·TDDB·에너지 구동 HCI가 모두 아레니우스로 가속되고, 금속 배선의 전자 이동(EM)까지 빨라진다. 활성화 에너지 0.6 eV에서 105 °C 대비 20 K 높은 채널은 수명이 약 2.5배 짧다. 그래서 신뢰성 평가에는 주변(접합) 온도 TjT_j에 자가 발열분을 더한 온도 가드밴드를 얹는다. 이 장 끝의 챌린지에서 직접 다룬다.

변동성과 신뢰성: 가드밴드

칩 안 수십억 개 트랜지스터의 VthV_{th}는 같지 않다. 랜덤 도펀트, 금속 게이트 결정립, 선폭 거칠기 때문에 σVth\sigma_{V_{th}}는 수십 mV에 이른다(펠그롬 σ=AVT/WL\sigma=A_{VT}/\sqrt{WL}, AVTA_{VT} 약 1~1.5 mV·µm). 회로는 평균이 아니라 가장 느린 경로의 가장 나쁜 소자로 동작 속도가 정해진다. 여기에 노화가 겹치면 분포 전체가 오른쪽으로 이동할 뿐 아니라 넓어진다. 작은 소자의 BTI는 결함 몇 개가 하나씩 전하를 포획하는 이산 사건이고, 결함 하나가 만드는 VthV_{th} 계단의 크기가 지수 분포를 따르기 때문이다.

σVth2(t)=σ02+2 η ⟨ΔVth(t)⟩,η≈qCoxWL (결함 하나의 평균 계단)\sigma^2_{V_{th}}(t) = \sigma^2_{0} + 2\,\eta\,\langle\Delta V_{th}(t)\rangle,\qquad \eta\approx\frac{q}{C_{ox}WL}\ (\text{결함 하나의 평균 계단})
결함 수가 푸아송, 계단 크기가 평균 η\eta인 지수 분포라고 하면 노화 성분의 분산은 2η⟨ΔVth⟩2\eta\langle\Delta V_{th}\rangle이다(Kaczer 등). 나노시트급 소자에서 η\eta는 약 1~5 mV. 가장 나쁜 소자의 VthV_{th}는 μ+ΔVth+kσ(t)\mu+\Delta V_{th}+k\sigma(t)(SRAM처럼 소자가 많으면 k≈5∼6k\approx5\sim6).

설계자는 수명 말기(EOL) 최악 소자로도 목표 속도가 나오도록 VDDV_{DD}를 미리 높여 두거나 타이밍 여유를 남긴다. 이것이 가드밴드(Guard band)다. 가드밴드는 공짜가 아니다. 동적 전력은 VDD2V_{DD}^2에 비례하고, 높은 전압은 다시 노화를 가속한다. 칩 전체의 수율·통계 관점은 YieldBook의 통계 장에서 다룬다.

SIMULATOR

노화로 이동하고 퍼지는 Vth 분포와 전압 가드밴드

σ (노화 후)—
최악 Vth 이동—
필요 VDD 가드밴드—
동적 전력 증가—
VDD = 0.75 V, 평균 Vth = 0.30 V, 지연 ∝ VDD/(VDD − Vth)1.3(알파 멱). 소자 6,000개 각각에 푸아송 개수의 결함과 지수 분포 계단을 더한 몬테카를로. 가드밴드는 노화 후 최악 소자가 초기 최악 소자와 같은 지연을 내도록 올려야 하는 전압. 해볼 것: ① η를 0.5 → 6 mV로 키우면(작은 소자) 평균 이동이 같아도 분포 꼬리가 길어져 가드밴드가 커진다. ② 사용 기간을 1년으로 줄여도 ΔVth ∝ t1/6라 이미 10년 값의 약 70 %다. 노화는 초반에 빠르다. ③ kσ를 3 → 6으로 올리면(큰 SRAM 배열) 최악 소자 기준이 훨씬 오른쪽으로 간다.

설계 챌린지: 10년을 버티는 전압과 온도 가드밴드

지금까지의 기구를 한 칩에 모아 보자. GAA 공정의 코어 회로가 접합 온도 Tj=105T_j=105 °C에서 10년 동안 동작해야 한다. 설계자가 정하는 것은 두 가지다. 전원 전압 VDDV_{DD}, 그리고 신뢰성 평가에 쓸 온도 가드밴드 ΔTGB\Delta T_{GB}(평가 온도 =Tj+ΔTGB=T_j+\Delta T_{GB}). 전압이 높으면 빠르지만 HCI·TDDB 수명이 줄고 BTI가 커진다. 전압이 낮으면 노화 뒤 속도가 목표에 못 미친다. 가드밴드를 실제 자가 발열보다 작게 잡으면 평가는 통과해도 현장에서 칩이 일찍 죽는다. 너무 크게 잡으면 평가가 지나치게 가혹해져 쓸 수 있는 전압 창이 사라진다.

CHALLENGE

VDD와 온도 가드밴드를 골라 10년 수명과 속도를 동시에

실제 자가 발열 ΔT—
수명 말기 속도 / 목표—
HCI 수명 (평가 온도)—
TDDB 100 ppm 수명—
조건: ① 수명 말기 속도 ≥ 목표(0.75 V 새 소자의 95 %), ② HCI(ΔID 10 %)·TDDB(100 ppm) 수명이 평가 온도에서 모두 ≥ 10년, ③ ΔTGB ≥ 실제 자가 발열. 위 그래프: 노화 후 속도 대 VDD. 아래: 평가 온도에서의 수명 대 VDD, 초록 띠는 현재 가드밴드에서 모든 조건을 지키는 VDD 창. 가장 낮은 전압(최소 전력)으로 통과하면 최고 점수. (BTI 10년 ΔVth = 40 mV·(V/0.75)3.5, Ea 0.1 eV. HCI τ ∝ V−14, Ea 0.15 eV(고온에서 악화하는 에너지 구동형). TDDB τ ∝ V−40, Ea 0.6 eV. 자가 발열 ΔT = 15 K·(V/0.75)2.5. 모든 수치는 교육용 개념 모형)
현실의 신뢰성 설계 흐름

실제 공정 개발에서는 소자 수준 가속 시험(HCI·BTI·TDDB·EM·SM)으로 기구별 모형 변수를 뽑고, 이를 회로 시뮬레이터의 노화 모형(MOSRA·RelXpert류)에 넣어 실제 동작 파형(듀티·주파수·온도 이력)으로 각 트랜지스터의 열화를 계산한다. 그 결과로 VDDV_{DD}·주파수 가드밴드와 최대 TjT_j 사양을 정하고, 제품 HTOL·번인으로 최종 확인한다. 최근에는 칩 안에 링 발진기·노화 센서를 넣어 현장에서 열화를 감시하고 전압을 적응적으로 올리는 방식도 쓰인다.

핵심 정리

  1. 신뢰도 R(t)R(t), 고장률 h(t)h(t), FIT(10⁹ 소자·시간당 고장), MTTF. 욕조 곡선은 초기(β<1\beta\lt1)·우발(β=1\beta=1)·마모(β>1\beta\gt1) 와이블 성분의 합이며, 사양은 MTTF보다 '수명 내 누적 ppm'으로 쓴다.
  2. HCI: 드레인 끝 고전계 Em≈(VDS−VD,sat)/l\mathcal{E}_m\approx(V_{DS}-V_{D,sat})/l에서 행운 전자가 ϕi\phi_i를 넘으면 기판 전류, ϕb\phi_b를 넘으면 산화막 손상. Isub/ID∝e−ϕi/qλEmI_{sub}/I_D\propto e^{-\phi_i/q\lambda\mathcal{E}_m}, 수명 ∝(Isub/ID)−2.9\propto (I_{sub}/I_D)^{-2.9}. LDD가 전계를 낮춘다.
  3. BTI: 반응–확산으로 ΔVth∝tn\Delta V_{th}\propto t^{n}(n≈n\approx1/6~1/4)이고 전압·온도로 가속된다. 상당 부분이 회복되므로 측정 지연과 AC 듀티가 결과를 바꾼다.
  4. TDDB: 결함이 쌓여 퍼콜레이션 경로가 생기면 파괴. 와이블 β≈αtox/a0\beta\approx\alpha t_{ox}/a_0라 얇은 막일수록 분포가 넓고, 면적 스케일링 η∝A−1/β\eta\propto A^{-1/\beta}와 ppm 외삽 tF≈ηF1/βt_F\approx\eta F^{1/\beta}가 가혹해진다. E·1/E·전압 멱 모형 선택이 외삽 결과를 자릿수 단위로 바꾼다.
  5. 가속 시험은 아레니우스 AFTAF_T와 전압 가속 AFVAF_V로 사용 조건에 외삽하고, 고장 0개 HTOL도 카이제곱 상한으로 FIT를 말한다.
  6. ESD(HBM 1.5 kΩ·100 pF, CDM ns 펄스) 보호 소자는 1.1VDD1.1V_{DD} 위에서 켜지고 산화막 BV 아래로 핀 전압을 묶으며 It2I_{t2}를 견뎌야 한다(설계 창). 얇은 코어는 다이오드+레일 클램프, I/O는 GGNMOS 스냅백도 쓴다.
  7. FinFET·GAA는 자가 발열로 채널 온도가 오르고 노화가 가속된다. 노화는 VthV_{th} 분포를 이동시키고 넓혀(σ2=σ02+2ηΔV\sigma^2=\sigma_0^2+2\eta\Delta V) 전압·온도 가드밴드가 필요하다.

확인 퀴즈

고장률이 50 FIT로 일정한 칩 2만 개를 1년(8,766 h) 동안 쓰면 예상 고장 수는?

50×10⁻⁹ /h × 20,000개 × 8,766 h ≈ 8.8개. 1 FIT는 10⁹ 소자·시간당 고장 1건이다.

고전적인 장채널 nMOS에서 VDS를 고정하고 VGS를 올리면 기판 전류는?

ID는 늘지만 VD,sat가 커져 핀치오프 전압 VDS − VD,sat와 최대 전계가 줄어 이온화 확률이 지수적으로 떨어진다. 두 효과가 겹쳐 종 모양이 된다.

NBTI 스트레스 뒤 측정 지연을 1 µs에서 1 s로 늘렸더니 ΔVth가 크게 줄었다. 가장 알맞은 설명은?

BTI의 회복 성분은 방출 시간이 µs~수 년에 넓게 퍼져 있어 스트레스를 끊자마자 log 시간으로 사라진다. 빠른 측정(on-the-fly, 초고속 측정)이 개발된 이유다.

TDDB 와이블 기울기 β = 2인 산화막에서 칩 면적을 100배로 키우면 특성 수명 η는?

η2 = η1·(A1/A2)1/β = η1·100−1/2 = η1/10. β가 작을수록 면적 벌점이 커진다.

Ea = 0.7 eV일 때 125 °C 스트레스의 55 °C 사용 대비 온도 가속 계수는 대략?

AF = exp[(0.7/8.617×10⁻⁵)(1/328 − 1/398)] = exp(8,123 × 5.36×10⁻⁴) ≈ exp(4.36) ≈ 78.

I/O용 GGNMOS ESD 보호 소자의 유지 전압 Vh가 VDD보다 낮으면 생기는 문제는?

스냅백 뒤 소자는 Vh 이상만 걸려 있으면 켜진 상태를 유지한다. VDD > Vh이면 전원이 유지 조건을 계속 공급해 과전류로 이어진다. 설계 창은 Vh > 1.1VDD를 요구한다.