Chapter 17

ESD와 래치업

16장에서 정전기 방전(ESD)이 두께 2 nm 산화막을 순식간에 깨뜨린다는 것과 보호 소자의 설계 창을 맛보았다. 실제 칩에서 ESD 설계는 입출력 패드 하나가 아니라 수백 개 핀과 여러 전원 영역을 잇는 네트워크의 문제다. 1.5 kΩ을 지나 오는 사람의 손, 패키지 자체에 쌓였다가 1 ns 안에 빠져나가는 전하, 완제품 커넥터에 꽂히는 8 kV 정전기 건은 시간 규모도 전류도 다르다. 이 장은 그 펄스들을 재고(TLP), 견디는 소자를 설계하고(스냅백·SCR·RC 클램프), 칩 전체의 방전 경로를 짜고, 같은 기생 바이폴라가 거꾸로 칩을 태우는 래치업까지 다룬다.

HBM·CDM·시스템 수준(IEC 61000-4-2) 펄스의 등가 회로와 시간·전류 규모를 비교하고, 부품 등급과 업계 권장 목표를 안다.
TLP로 보호 소자의 V_t1·V_h·R_on·I_t2를 재고, 운쉬–벨 관계로 펄스 폭에 따른 파괴 한계를 어림한다.
GGNMOS 스냅백을 애벌런치 증배와 기생 바이폴라로 설명하고, 멀티 핑거 균일 턴온 조건과 실리사이드 블록의 역할을 계산한다.
이중 다이오드, RC 트리거 레일 클램프, 전원 영역 간 연결로 칩 전체 ESD 네트워크를 짜고 CDM 내부 손상 경로를 막는다.
CMOS 래치업의 조건(β 곱, 션트 저항, 유지 전압)과 JESD78 시험, 가드 링·탭 간격 대책을 정량적으로 이해한다.
시스템 수준 ESD에서 TVS와 칩 보호의 공동 설계(SEED), 고속 I/O의 용량 예산, 첨단 공정·칩렛의 ESD 과제를 안다.

ESD 사건과 시험 모델

ESD는 '무엇이 대전되었는가'에 따라 세 부류로 나뉜다. 대전된 사람이나 도구가 칩 핀을 만지면 사람 몸의 용량(약 100 pF)이 피부·접촉 저항(약 1.5 kΩ)을 지나 방전한다. 이것이 HBM(Human Body Model)이다. 칩 자신이 운반 튜브를 미끄러지거나 핸들러에서 마찰·유도로 대전된 뒤 접지된 금속에 핀 하나가 닿으면, 패키지와 다이에 쌓인 전하가 저항이 거의 없는 경로로 1 ns 안에 빠져나간다. 이것이 CDM(Charged Device Model)이다. 공장 자동화로 사람이 칩을 만질 일이 줄면서 오늘날 현장 ESD 불량의 대부분은 CDM형이다. 마지막으로 칩이 보드에 실장된 완제품의 커넥터나 단추에 사용자의 손이 닿는 경우가 시스템 수준 ESD(System-level ESD, IEC 61000-4-2)다. 사람은 같지만 손에 든 금속 열쇠처럼 저항이 낮은 경로를 가정하므로 정점 전류가 HBM보다 훨씬 크다.

그림 17-1. 세 가지 ESD 시험의 등가 회로와 단락 부하 전류 파형(아래, 시간 축 길이가 서로 다르다). HBM은 사람 몸을 100 pF·1.5 kΩ으로, CDM은 필드 판 위에서 유도 대전시킨 칩이 포고 핀으로 방전하는 상황으로, IEC 61000-4-2는 150 pF·330 Ω 건으로 완제품을 때리는 상황으로 흉내 낸다. 빨간 화살표는 방전 전류의 길이다. HBM·CDM은 부품(칩 단독)의 인증, IEC는 시스템(보드·완제품)의 인증이다.

모델	등가 회로	상승 시간	지속 시간	정점 전류	규격·쓰임
HBM	100 pF, 1.5 kΩ	2~10 ns	감쇠 130~170 ns	V/1.5 kΩ (2 kV에서 약 1.3 A)	ANSI/ESDA/JEDEC JS-001. 부품 인증
CDM	패키지 용량 + 방전 경로 R·L	수백 ps	약 1 ns	500 V에서 수 A~10 A 남짓(패키지가 클수록 큼)	ANSI/ESDA/JEDEC JS-002. 부품 인증
MM (Machine Model)	200 pF, 0 Ω	—	진동 감쇠	HBM의 수 배	JEDEC JEP172가 부품 인증 폐기를 권고. 옛 데이터시트에만 남아 있다
IEC 61000-4-2	150 pF, 330 Ω	0.6~1 ns	약 100 ns	첫 정점 3.75 A/kV, 30 ns에서 2 A/kV, 60 ns에서 1 A/kV	완제품 내성. 접촉 2/4/6/8 kV, 기중 2/4/8/15 kV

I_{HBM}(t)\approx\frac{V}{1.5\,\text{k}\Omega}\left(e^{-t/\tau_d}-e^{-t/\tau_r}\right),\ \ \tau_d\approx150\ \text{ns};\qquad L\frac{di}{dt}+Ri+\frac{1}{C_{pkg}}\int i\,dt=0,\ \ i(0)=0,\ v_C(0)=V\ \ (\text{CDM})

HBM은 상승 시상수

\tau_r

수 ns의 이중 지수로 근사된다. CDM은 패키지 용량

C_{pkg}

가 방전 경로의 저항

R

(포고 핀 1 Ω에 아크 저항이 더해져 수십 Ω)과 인덕턴스

L

(약 10 nH)을 지나 방전하는 직렬 RLC다. 감쇠가 약하면 전류가 진동하고,

C_{pkg}

가 클수록 정점 전류와 폭이 함께 커진다. 저장 에너지

\tfrac12CV^2

는 HBM 2 kV에서 0.2 mJ, CDM 500 V(4 pF)에서 0.5 µJ로 CDM이 400배 작지만, 시간이 100배 이상 짧아 순간 전력은 비슷하거나 더 크다.

부품의 ESD 내성은 시험 전압의 등급으로 말한다. JS-001은 HBM을 0Z(50 V 미만)부터 3B(8 kV 이상)까지, JS-002는 CDM을 C0a(125 V 미만)부터 C3(1 kV 이상)까지 나눈다. 그러면 얼마면 충분할까? 업계 협의체(Industry Council on ESD Target Levels)는 실제 현장 불량 자료를 모아 표준 ESD 관리(ANSI/ESD S20.20)가 갖춰진 공장이라면 HBM 500 V, CDM 250 V면 안전하게 생산할 수 있다고 결론 내렸고, 이것이 JEDEC JEP155B와 JEP157의 권장 목표다. 예전의 2 kV HBM은 보호 소자 면적과 용량만 키울 뿐 현장 불량을 줄이지 못했다. 고속 SerDes처럼 용량 한 fF가 아쉬운 핀은 그보다 낮은 등급을 받아들이고 생산 관리를 강화한다. S20.20은 HBM 100 V, CDM 200 V 수준까지의 부품을 다룰 수 있도록 작업장을 관리하는 규격이다.

SIMULATOR

세 가지 ESD 펄스 비교

강조할 모델

시험 전압 CDM 패키지 용량 C_pkg

시간 축

정점 전류—

정점 시각—

이동 전하 Q—

저장 에너지 ½CV²—

세 모델을 같은 전압으로 겹쳐 그린다(강조한 모델은 굵게, 축 위로 넘친 정점은 범례에 ↑로 적는다). 해볼 것: ① 2 kV에서 HBM은 정점 약 1.3 A가 수백 ns 이어지고, CDM은 정점이 몇 배 크지만 1 ns 안에 끝난다. 로그 축에서 세 펄스의 시간 규모가 서로 열 배 이상 다르다는 것을 보라. ② C_pkg를 2 pF에서 60 pF로 키우면 CDM 정점과 폭이 함께 커진다. 큰 패키지(대형 BGA)의 CDM이 어려운 이유다. ③ IEC 8 kV는 첫 정점 약 30 A다. 칩 혼자서는 감당할 수 없어 보드의 TVS가 받아야 한다. (HBM: τ_r 2 ns, τ_d 150 ns. CDM: R 50 Ω, L 12 nH의 RLC. IEC: 규격의 세 기준점에 맞춘 두 이중 지수의 합. 모두 단락 부하 기준 교육용 근사)

TLP: 보호 소자를 재는 법

HBM 시험은 '몇 kV에서 죽었다'는 합격·불합격만 알려 줄 뿐 소자가 어떻게 동작했는지는 말해 주지 않는다. 보호 소자 설계자는 대신 TLP(Transmission Line Pulse)를 쓴다. 충전한 동축 케이블을 방전해 폭 100 ns, 상승 수 ns의 네모난 전류 펄스를 만들고, 펄스 뒤쪽의 평평한 구간에서 전압과 전류를 평균해 I–V 곡선의 점 하나를 얻는다. 충전 전압을 조금씩 올리며 펄스를 반복하면 ns 시간 규모의 준정적 I–V가 그려진다. 펄스마다 사이사이에 정상 전압에서 누설 전류를 재서, 누설이 갑자기 뛰는 점을 파괴 전류 $I_{t2}$ 로 삼는다. 100 ns는 HBM 펄스의 실효 폭과 비슷하므로 경험적으로 $V_{HBM}\approx I_{t2}\,(1.5\,\text{k}\Omega + R_{on})$ 이 잘 맞는다. 펄스 폭 1~10 ns, 상승 100 ps 이하의 vf-TLP(very fast TLP)는 CDM 시간 규모에서 소자가 얼마나 빨리 켜지는지(전압 오버슈트)를 본다.

그림 17-2. (a) TLP 측정 구성과 펄스 하나의 전압 파형, (b) 스냅백 소자의 TLP I–V. 곡선 전체가 1.1 V_DD와 보호 대상 산화막 BV 사이(설계 창)에 들어와야 하고, 목표 ESD 전류에서 I_t2 아래여야 한다. 실제 장비는 감쇠기와 50 Ω 종단을 함께 써서 DUT를 50 Ω 부하선으로 구동한다.

파괴 전류가 펄스 폭에 따라 어떻게 바뀔까? ns 펄스 동안 열은 멀리 퍼지지 못하고 접합 근처의 작은 부피에 갇힌다. 열 확산 길이 $\sqrt{Dt}$ 가 발열 영역보다 작은 중간 시간대에서는 국소 온도가 실리콘 녹는점 근처(약 1,400 °C)에 이르는 파괴 전력이 시간의 제곱근에 반비례한다. 이것이 운쉬–벨 관계(Wunsch–Bell relation)다.

\frac{P_f}{A} = \sqrt{\pi\,\kappa\,\rho\,c_p}\;\frac{T_m - T_0}{\sqrt{t}}\qquad\Longrightarrow\qquad P_f\propto t^{-1/2}

A

는 발열 면적,

\kappa

\rho

c_p

는 실리콘의 열전도율·밀도·비열,

T_m

은 녹는점. 펄스가 100 ns에서 25 ns로 짧아지면 견디는 전력이 약 2배가 된다. 아주 짧으면(단열 영역)

P_f\propto t^{-1}

로 더 가팔라지고, 아주 길면 정상 상태로 일정해진다. 실제 vf-TLP의 I_t2는 100 ns TLP의 대략 2~3배다. 그 시간 규모에서는 열보다 산화막 전압이 먼저 한계가 되는 경우가 많다.

SIMULATOR

가상 TLP 측정: 펄스를 하나씩 올려 I–V를 그리기

측정 소자

펄스

소자 폭 W

V_t1 (측정)—

V_h / R_on—

I_t2—

HBM 환산—

왼쪽: 측정한 TLP I–V 점(빨강은 파괴 뒤), 마지막 펄스의 50 Ω 부하선(점선), 켜진 구간에 맞춘 V_h + I·R_on 직선. 오른쪽: 펄스마다 잰 DC 누설 전류. 해볼 것: ① GGNMOS에서 자동 스윕을 돌려 V_t1에서 전압이 뚝 떨어지는 스냅백과, 누설이 갑자기 뛰는 I_t2를 찾는다. ② W를 두 배로 하면 I_t2와 HBM 환산값이 두 배가 된다. 보호 능력은 면적으로 산다. ③ LVTSCR은 유지 전압이 약 1.5 V로 낮고 단위 폭당 I_t2가 커서 면적 효율이 가장 좋다. 대신 V_h < V_DD라 래치업에 주의해야 한다. ④ vf-TLP로 바꾸면 I_t2는 커지지만 트리거 순간의 전압 오버슈트가 생긴다. SCR은 켜지는 데 시간이 걸려 오버슈트가 특히 크다. CDM에서 SCR이 불리한 이유다. (교육용 모델. 단위 폭당 R_on·I_t2: 다이오드 250 Ω·µm·20 mA/µm, GGNMOS 600 Ω·µm·5 mA/µm, LVTSCR 150 Ω·µm·30 mA/µm. vf-TLP I_t2는 2.5배로 둔다)

GGNMOS 스냅백의 물리

게이트·소스·바디를 모두 접지한 NMOS(GGNMOS(Grounded-Gate NMOS))는 I/O 패드 보호의 오랜 일꾼이다. 패드에 양의 ESD 펄스가 오면 채널은 꺼져 있으므로 드레인–바디 접합이 역바이어스되어 전압이 오른다. 접합 전계가 애벌런치 임계에 이르면 충돌 이온화로 전자–정공 쌍이 생긴다(14장의 이온화 적분). 전자는 드레인으로 빠지고 정공은 p 기판을 지나 바디 접촉으로 흘러가는데, 그 길에 있는 기판 저항 $R_{sub}$ 에서 전압이 떨어진다. 소스 아래 기판 전위가 약 0.7 V 오르면 n⁺ 소스–p 기판 접합이 순방향으로 켜진다. 소스(이미터)–기판(베이스)–드레인(컬렉터)이 이루는 기생 수평 npn이 켜지는 순간이다.

그림 17-3. GGNMOS의 단면(a)과 등가 회로(b). ① 드레인 접합 애벌런치가 만든 정공이 ② 기판 저항 R_sub를 지나 바디 탭으로 가며 소스 아래 전위를 올리고, ③ n⁺ 소스–p 기판 접합이 켜지면 소스(이미터)–기판(베이스)–드레인(컬렉터)의 기생 npn이 큰 전류를 흘린다. 탭이 멀수록 R_sub가 커서 적은 애벌런치 전류로도 켜진다(낮은 I_t1).

일단 npn이 켜지면 드레인 접합은 더 이상 혼자 애벌런치로 전류를 만들 필요가 없다. 이미터가 주입한 전자가 컬렉터 접합에서 증배되어 그 일부가 다시 베이스 전류가 되므로, 증배율 $M$ 이 조금만 1보다 커도 동작이 유지된다. 그래서 전압이 $V_{t1}$ 에서 $V_h$ 로 '뒤로 꺾인다'. 이것이 스냅백(Snapback)이다. 11장 BJT의 $BV_{CEO}$ 와 같은 물리다.

M(V)=\frac{1}{1-(V/BV_j)^{n}},\qquad \text{트리거: } (M-1)\,I_{gen}\,R_{sub}\approx 0.7\ \text{V},\qquad \text{유지: } \alpha M = 1\ \Rightarrow\ V_h\approx \frac{BV_j}{(\beta+1)^{1/n}}

밀러의 경험식에서

BV_j

는 드레인 접합 항복 전압,

n

은 3~6. 트리거 전압

V_{t1}

은

BV_j

근처이고, 기판 저항이 클수록 트리거 전류

I_{t1}

이 작아진다. 유지 전압은 기생 npn의 이득

\beta

(게이트 길이가 짧을수록 큼)가 클수록 낮아진다. 켜진 뒤의 기울기는 드레인·소스 확산 저항과 콘택이 정하는

R_{on}

이고, 전류 밀도가 높아져 국부 온도가 녹는점에 이르면 2차 항복(

I_{t2}

)이 일어난다.

SIMULATOR

GGNMOS 스냅백 곡선 만들기

드레인 접합 BV_j 기생 npn 이득 β 기판 저항 R_sub 소자 폭 W

V_t1 / I_t1—

V_h (곡선 / 식)—

I_t2에서 전압—

1.8 V I/O 패드 보호(산화막 BV 8 V)를 가정한다. 세로축은 로그 전류. 곡선은 이미터 접합 전압 V_BE를 매개 변수로 '베이스 노드 전류 균형 → 필요한 M → 접합 전압'을 차례로 풀어 얻는다(스냅백은 전압의 함수로는 여러 값이므로 이렇게 풀어야 한다). 해볼 것: ① BV_j를 낮추면(드레인 도핑을 높이거나 ESD 임플란트) V_t1이 산화막 BV 아래로 내려온다. ② β를 키우면(짧은 게이트) V_h가 낮아져 1.1 V_DD 근처까지 내려간다. ③ R_sub를 키우면 I_t1이 작아진다. 바디 탭을 멀리 두는 이유다. (n = 4, R_on·W = 600 Ω·µm, I_t2 = 5 mA/µm, 교육용 모델)

멀티 핑거와 실리사이드 블록

HBM 2 kV를 견디려면 GGNMOS 폭이 수백 µm는 되어야 하므로 실제로는 폭 수십 µm의 핑거 여러 개를 나란히 놓는다. 문제는 핑거들이 동시에 켜지지 않는다는 것이다. 공정 산포로 V_t1이 가장 낮은 핑거 하나가 먼저 스냅백하면 패드 전압이 V_h 근처로 떨어지고, 나머지 핑거는 트리거 전압에 이르지 못해 꺼진 채 남는다. 먼저 켜진 핑거 혼자 전류를 다 받다가 I_t2에서 타 버리면, 핑거를 10개 놓아도 보호 능력은 1개분이다. 모든 핑거가 켜지려면 한 핑거가 파괴되기 직전의 전압이 트리거 전압보다 높아야 한다.

V_{t2} = V_h + I_{t2,f}\,R_{on,f}\ \ \gt\ \ V_{t1}\qquad(\text{균일 턴온 조건})

I_{t2,f}

R_{on,f}

는 핑거 하나의 파괴 전류와 온저항. 실리사이드가 덮인 드레인은 저항이 매우 낮아

V_{t2}

가

V_h

에 가깝고 조건을 만족하지 못한다. 게다가 전류가 실리사이드 표면의 좁은 길로 몰려 단위 폭당

I_{t2}

도 작아진다.

해법은 드레인 콘택과 게이트 사이의 일부 영역에 실리사이드가 생기지 않게 막는 실리사이드 블록(Silicide block, SAB)이다. 블록된 n⁺ 확산층(면저항 수십~100 Ω/□)이 핑거마다 직렬 밸러스트 저항(Ballast resistor)이 되어 V_t2를 끌어올리고, 전류를 깊은 접합 쪽으로 퍼뜨려 I_t2도 키운다. 드레인 콘택–게이트 간격을 넓히는 것도 같은 효과다. 다른 길은 V_t1을 낮추는 것이다. 게이트를 작은 커패시터로 패드에 결합하거나(gate-coupled NMOS), 기판에 트리거 전류를 주입하면(substrate-triggered) 모든 핑거가 낮은 전압에서 함께 켜진다. 다만 지나치면 정상 동작 중 잡음에 켜질 수 있다.

그림 17-4. 멀티 핑거 GGNMOS의 평면도(a: 드레인 콘택 양옆의 맨 n⁺ 띠가 실리사이드 블록)와 핑거 하나의 TLP 곡선(b). 실리사이드 드레인은 V_t2가 V_t1보다 낮아 첫 핑거만 켜진 채 타고, 밸러스트가 있는 SAB 드레인은 V_t2 > V_t1이라 나머지 핑거가 차례로 켜진다. 파괴 전류도 SAB 쪽이 크다.

SIMULATOR

핑거가 모두 켜질까? 실리사이드 블록 설계

핑거 수 N (각 25 µm) 실리사이드 블록 길이 L_SAB

트리거 방식

켜진 핑거—

V_t2 / 최고 V_t1—

전체 I_t2—

HBM 환산—

왼쪽: 파괴 직전 순간 핑거별 전류(채운 칸은 켜진 핑거, 빈 칸은 꺼진 핑거, ▲는 가장 먼저 트리거되는 핑거, 아래 숫자는 핑거별 V_t1). 오른쪽: 핑거 하나의 TLP 곡선과 핑거별 트리거 전압(공정 산포로 약 ±0.15 V). 해볼 것: ① L_SAB = 0(전부 실리사이드)에서 핑거를 16개로 늘려도 HBM 환산값이 그대로다. ② L_SAB를 올리며 V_t2가 가장 높은 V_t1을 넘는 순간 모든 핑거가 켜지고 HBM 환산값이 크게 뛰는 것을 보라. ③ 게이트 결합으로 V_t1을 낮추면 짧은 SAB로도 균일 턴온이 된다. (교육용 모델: R_on·W = 200 + 80·L_SAB Ω·µm(블록된 n⁺ 면저항 80 Ω/□), I_t2/W = 2.5 + 1.2·L_SAB mA/µm(최대 6.5), V_h = 4.9 V, V_t1 7.4 V / 게이트 결합 5.6 V)

보호 소자 한눈에 보기

보호 소자는 동작 방식에 따라 두 부류다. 켜진 뒤에도 전압이 그대로 올라가는 비스냅백 소자(다이오드, 능동 MOSFET 클램프)는 래치업 걱정이 없고 회로 시뮬레이터로 다루기 쉽다. 전압이 꺾이는 스냅백 소자(GGNMOS, SCR)는 낮은 유지 전압 덕에 같은 면적으로 더 큰 전류를 흘리지만, 유지 전압이 전원보다 낮으면 래치업 위험을 안고, 트리거 전압이 높아 얇은 산화막을 지키기 어렵다. 미세 공정의 코어 영역은 산화막 BV가 4~5 V까지 내려와 스냅백 소자의 V_t1이 설계 창을 벗어난다. 그래서 오늘날 디지털 칩의 기본 구성은 이중 다이오드 + RC 트리거 레일 클램프다.

소자	동작	켜지는 전압	켜진 뒤 전압	면적·용량 효율	주의점
다이오드 (STI 분리·게이트 분리)	순방향 전도. 역방향으로는 쓰지 않는다	약 0.7 V	0.7 V + I·R_on	좋음. 게이트 분리형이 R_on·용량이 작아 고속 I/O에 유리	반대 극성 전류는 레일 클램프가 받아야 한다
직렬 다이오드 열	순방향 n개	약 0.6n V	n배 저항	보통	고온 누설(달링턴 효과). 전원 영역 사이 연결에 쓴다
GGNMOS	애벌런치 → 기생 npn 스냅백	V_t1 5~10 V	V_h 3~5 V	보통. SAB 면적이 든다	멀티 핑거 균일 턴온, 코어 산화막에는 V_t1이 너무 높음
SCR, LVTSCR	pnpn 사이리스터 재생 동작	SCR 10~20 V, LVTSCR 수 V (NMOS 트리거)	V_h 1~2 V	가장 좋음 (단위 폭당 I_t2 수십 mA/µm)	래치업, 느린 턴온(CDM 오버슈트)
RC 트리거 레일 클램프 (BigFET)	RC가 빠른 전압 상승을 감지해 큰 NMOS를 켬	dV/dt로 켜짐 (DC 전압 아님)	I/(g_m) 수준, 1~3 V	면적 큼 (W 수천 µm). 정확한 회로 설계 가능	전원 켜짐 오동작, 잡음, 누설

칩 전체 ESD 네트워크와 RC 클램프

ESD 시험은 핀 두 개를 골라 하나에 펄스를 주고 다른 하나를 접지한다. 핀 조합이 수백만 가지이므로 규격은 대표 조합을 정해 두는데, 신호 핀 하나에 대해 기준 전원에 대한 네 가지 극성(신호 핀이 +/−, 기준이 V_DD/V_SS)과 전원 사이 방전이 기본이다. 어떤 조합이든 전류가 산화막을 지나지 않고 빠져나갈 저저항 경로가 미리 깔려 있어야 한다. 이중 다이오드가 신호 핀을 레일에 묶고, 레일 사이는 레일 클램프(Rail clamp, power clamp)가 잇는다. 그러면 신호 핀(+)에서 V_SS로 가는 가장 흔한 경로는 '위 다이오드 → V_DD 버스 → 레일 클램프 → V_SS 버스'가 된다. 핀 전압은 경로 위 전압 강하의 합이다.

V_{pin} = V_{D}(I) + I\,R_{bus,DD} + V_{clamp}(I) + I\,R_{bus,SS}\ \ \lt\ \ BV_{ox}\ \ (\text{ns 펄스})

1 A 남짓한 HBM 전류에서 버스 저항 1 Ω은 1 V다. 그래서 레일 클램프는 칩 한쪽에 하나만 두지 않고 I/O 링을 따라 여러 개를 분산 배치하며, ESD 버스는 굵은 금속으로 만든다. 경로가 길수록 패드에서 먼 곳의 클램프는 덜 쓰인다.

그림 17-5. 두 전원 영역을 가진 칩의 ESD 네트워크. I/O 핀은 이중 다이오드(D1·D2)로 V_DD1·V_SS1에 묶이고, RC 트리거 레일 클램프가 각 영역의 전원 사이를 잇는다. 접지끼리는 서로 반대 방향의 다이오드 한 쌍(B2B)으로 이어 정상 동작 중의 잡음 결합은 막고 ESD 전류는 통과시킨다. 빨간 띠와 화살표는 I/O 핀(+) → V_SS1 방전(PS 모드) 경로: D1 → V_DD1 버스 → 레일 클램프 → V_SS1이다.

레일 클램프는 어떻게 'ESD일 때만' 켜질까? 전원 전압 자체는 정상 동작과 ESD 사이에 큰 차이가 없을 수도 있다(코어 0.75 V 레일에서 ESD 동안 3 V면 이미 위험하다). 차이는 속도다. ESD는 전압이 ns 만에 오르고, 전원을 켤 때는 µs~ms에 걸쳐 오른다. RC 트리거 클램프(RC-triggered clamp)는 V_DD와 V_SS 사이에 R과 C를 직렬로 두고 그 중간 노드를 인버터로 읽는다. 전압이 RC 시상수 τ보다 빨리 오르면 C 쪽 노드가 따라가지 못해 낮게 남고, 인버터가 큰 NMOS(BigFET)의 게이트를 켠다. 느리게 오르면 노드가 V_DD를 따라가 클램프는 꺼진 채다.

그림 17-6. RC 트리거 레일 클램프(a)와 시상수 선택(b). τ가 ESD 펄스보다 충분히 길어야 HBM 꼬리(수백 ns)까지 클램프가 켜져 있고, 전원 상승 시간보다는 충분히 짧아야 전원을 켤 때 클램프가 켜져 전류를 낭비하지 않는다. 실제 회로는 인버터 여러 단과 되먹임(래치형 켜짐 유지)으로 τ를 줄이면서도 켜짐 시간을 늘린다.

SIMULATOR

RC 트리거 레일 클램프의 시상수 고르기

사건

RC 시상수 τ BigFET 폭 W

레일 정점 전압—

클램프 켜짐 시간—

클램프 정점 전류—

위: 레일 전압과 클램프 게이트(주황 띠는 클램프가 켜진 구간). 아래: 전류. 1.8 V 전원 영역, 레일 용량 1 nF, 레일에 걸려도 되는 한계 6 V(I/O 소자의 ns 파괴 전압)를 가정한다. 해볼 것: ① HBM에서 τ를 20 ns 근처로 줄이면 클램프가 펄스 앞부분에만 켜졌다 꺼져 꼬리 전류가 레일 용량을 충전하며 전압이 치솟는다. ② τ를 1 µs 근처로 두고 W를 줄이면 클램프는 켜져 있어도 전류를 다 못 받아 레일 전압이 오른다. ③ 같은 τ로 '전원 켜짐 1 µs'를 고르면 클램프가 켜져 전원에서 큰 전류를 끌어간다(오동작). '100 µs'에서는 조용하다. τ의 창은 ESD(수백 ns)와 전원 상승(수십 µs 이상) 사이다. (BigFET: I = 0.4 mA/µm·(V_G − 0.45)^1.5, 인버터 문턱 V_DD/2, 교육용 모델)

CDM과 전원 영역 경계

CDM 전하는 다이의 기판과 웰, 금속 배선과 패키지 전체에 퍼져 있다가 핀 하나로 몰려 나간다. 방전 핀에 가까운 I/O 보호 소자는 그 전류를 받도록 설계되지만, 문제는 칩 안쪽이다. 전원 영역 2의 기판에 쌓인 전하가 영역 1의 핀으로 빠져나가려면 두 영역 사이 어딘가를 지나야 하는데, 접지 사이 연결이 약하면 그 길이 영역 경계를 넘는 신호선의 수신 게이트 산화막이 된다. 드라이버 출력은 영역 1 접지에, 수신 게이트의 몸체는 영역 2 접지에 있으므로 두 접지 사이 전압 차가 그대로 얇은 산화막에 걸린다. FailureBook에서 본 'CDM 손상은 내부 회로나 전원 영역 경계에서도 생긴다'는 말의 정체다. HBM 시험은 다 통과했는데 CDM에서만 내부 게이트가 깨지는 일이 흔하다.

그림 17-7. CDM에서 영역 2에 쌓인 전하가 영역 1의 핀으로 빠져나갈 때. 접지 간 연결(B2B 다이오드와 버스 R_bus, 초록)이 약하거나 저항이 크면 전류의 일부가 영역 간 신호선의 수신 게이트 산화막을 지난다(빨간 점선). 대책은 ① 두 접지를 낮은 임피던스로 잇는 것, ② 수신 게이트 바로 앞에 직렬 저항과 작은 로컬 클램프(2차 보호)를 두어 게이트 전압을 국부적으로 묶는 것이다.

SIMULATOR

CDM에서 영역 경계 게이트 지키기

CDM 시험 전압 패키지 용량 C_pkg

영역 간 보호

접지 버스 저항 R_bus

CDM 정점 전류—

영역 경계 전류—

게이트 전압 정점 / BV—

위: CDM 방전 전류. 아래: 영역 경계 수신 게이트 산화막에 걸리는 전압과 코어 산화막의 ns 파괴 전압(4 V). 전하의 40 %가 영역 2에 있다고 둔다. 해볼 것: ① 보호 없음에서는 경계 전류가 갈 곳이 게이트뿐이라 바로 파괴된다. ② B2B 다이오드로 이어도 R_bus가 크면 I·R 강하가 게이트에 더해져 실패한다. 버스를 굵게(R_bus↓) 하거나 ③ 로컬 클램프를 더해 보라. ④ C_pkg를 키우면 같은 시험 전압에서 정점 전류가 커진다. 큰 패키지 칩일수록 CDM 설계가 어렵다. (CDM: RLC, R 50 Ω, L 12 nH. B2B: 0.8 V + 0.5 Ω. 로컬 클램프: 직렬 200 Ω 뒤 1.5 V로 묶음. 교육용 모델)

래치업

스냅백과 SCR을 보호 소자로 쓸 수 있다는 것은, 같은 구조가 원하지 않는 곳에 생기면 위험하다는 뜻이기도 하다. 벌크 CMOS에서 PMOS의 p⁺ 소스–n 웰–p 기판–NMOS의 n⁺ 소스는 pnpn 사이리스터를 이룬다. 웰 안의 수직 pnp와 기판 표면의 수평 npn이 서로의 베이스에 전류를 대 주는 구조다. 평소에는 웰 탭과 기판 탭이 두 베이스를 전원·접지에 묶어 꺼져 있지만, I/O 핀의 과전압·과전류나 전원 급변으로 기판에 전류가 주입되면 탭까지의 저항 R_s(기판)·R_w(웰)에서 0.7 V가 떨어지며 한쪽이 켜지고, 그 컬렉터 전류가 다른 쪽을 켠다. 고리 이득이 1을 넘으면 주입이 끝나도 V_DD에서 V_SS로 큰 전류가 계속 흐른다. 이것이 래치업(Latch-up)이다. 전원을 꺼야 풀리고, 전류가 제한되지 않으면 배선이 탄다.

그림 17-8. 벌크 CMOS의 기생 사이리스터(a)와 등가 회로(b). 웰과 기판 탭까지의 저항 R_w·R_s가 두 트랜지스터의 베이스–이미터를 션트한다. 주황 테두리의 가드 링(NMOS 둘레의 p⁺, PMOS 둘레의 n⁺)은 주입된 소수 캐리어를 중간에서 걷어 내 β를 낮추고, 탭 역할을 겸해 션트 저항도 줄인다. d는 n⁺–p⁺ 간격이다.

래치가 스스로 유지되려면 두 트랜지스터가 각자의 션트 저항으로 빠지는 전류( $V_{BE}/R$ )를 이기고도 상대를 켤 만큼 전류를 대야 한다. 웰 노드에서는 npn 컬렉터 전류가 pnp 베이스 전류와 $R_w$ 전류를, 기판 노드에서는 pnp 컬렉터 전류가 npn 베이스 전류와 $R_s$ 전류를 대야 한다. 이 두 균형식을 풀면 유지 조건과 유지 전류가 나온다.

\beta_n\beta_p \gt 1,\qquad I_H = I_{Rs} + \frac{(\beta_n+1)\big(\beta_p I_{Rw} + I_{Rs}\big)}{\beta_n\beta_p - 1},\qquad I_{Rs}=\frac{0.7\ \text{V}}{R_s},\ \ I_{Rw}=\frac{0.7\ \text{V}}{R_w}

유지 전류

I_H

는 래치가 꺼지지 않고 버틸 수 있는 최소 전류다. 션트 저항이 작을수록(탭이 촘촘할수록)

I_H

가 커져 래치가 어렵고,

\beta_n\beta_p

가 1에 가까울수록

I_H

가 발산한다. 래치된 상태의 전압(유지 전압

V_H

, 대개 1~2 V)이 전원 전압보다 높으면 래치가 유지되지 않는다. 그래서 아주 낮은 전압의 코어 영역보다 고전압 I/O와 아날로그·전력 영역이 래치업에 취약하다.

래치업 내성은 JEDEC JESD78로 시험한다. 신호 핀에 ±100 mA를 주입하는 I 시험과 전원 핀에 최대 동작 전압의 1.5배를 거는 V 시험(과전압 시험) 뒤 전원 전류가 원래대로 돌아오는지 본다. 상온이면 등급 I, 최대 동작 온도면 등급 II다. 온도가 오르면 β가 커지고 V_BE가 낮아져 래치업이 쉬워지므로 자동차용(AEC-Q100-004)은 고온 시험을 요구한다. 설계 대책은 ① 웰·기판 탭을 촘촘히(DesignBook의 탭 셀 간격 규칙), ② I/O 주변에 이중 가드 링, ③ n⁺–p⁺ 간격 확보, ④ 공정에서 고농도 기판 위 에피층·역행 웰로 R_s를 낮추고 β를 줄이는 것이다. SOI는 웰과 기판이 매몰 산화막으로 끊겨 래치업 경로 자체가 없다.

SIMULATOR

래치업: 탭 간격·가드 링·전원 전압

탭 간격 s n⁺–p⁺ 간격 d

가드 링

전원 전압

β_n·β_p—

트리거 주입 전류—

유지 전류 I_H / 유지 전압 V_H—

왼쪽: pnpn 경로의 I–V(꺼짐 → 트리거 → 래치 가지)와 전원 전압(세로선). 래치 가지가 전원선과 만나는 점이 래치 상태 전류다. 오른쪽: 탭 간격에 따른 트리거 주입 전류와 JESD78 I 시험 기준 100 mA. 해볼 것: ① 탭 간격을 넓히면 R_s가 커져 몇 mA 주입으로도 래치가 걸린다. ② 이중 가드 링은 주입 전류를 대부분 걷어 내고 β를 낮춘다. ③ d를 넓히면 수평 npn의 β가 줄고 V_H가 올라간다. V_H가 전원 전압보다 높아지면 트리거되어도 래치가 유지되지 않는다. 같은 구조가 1.8 V에서는 안전하고 5 V에서는 위험할 수 있다. (교육용 모델: R_s = 25 Ω/µm·s, R_w = 60 Ω/µm·s, β_n = 25·e^{−d/5 µm}, β_p = 15, 가드 링은 β_n×0.08, β_p×0.3, 주입 수집 비율 0.3 → 0.02, V_H = 1.0 + 0.12 V/µm·d)

시스템 수준 ESD와 칩–보드 공동 설계

칩이 HBM 2 kV를 견딘다고 완제품이 IEC 8 kV를 견디는 것은 아니다. IEC 첫 정점은 30 A, 꼬리도 수십 A·ns로 칩 내부 보호 소자가 받을 수 있는 양(수 A)을 훨씬 넘는다. 그래서 USB·HDMI처럼 외부에 노출된 커넥터에는 보드에 TVS 다이오드(Transient Voltage Suppressor)를 달아 대부분의 전류를 받게 한다. 이때 TVS와 칩 보호 소자는 같은 노드에 병렬로 붙어 경쟁한다. 칩의 보호 다이오드가 1.5 V 정도에서 먼저 켜지고 TVS는 6~12 V가 되어야 켜진다면, 전류는 저항이 낮은 칩 쪽으로 먼저 흘러 TVS가 켜지기도 전에 칩이 탄다. 'TVS를 달았는데도 칩이 죽는' 흔한 사고다.

이 문제를 칩과 보드를 함께 설계해 푸는 방법이 SEED(System-Efficient ESD Design)다. 칩의 TLP I–V와 TVS의 TLP I–V를 함께 놓고, 둘 사이에 보드 배선 임피던스나 직렬 저항(수 Ω)을 넣어 칩 쪽으로 가는 전류를 칩의 I_t2 아래로 묶는다. 칩 쪽 보호 소자가 스냅백형이어서 높은 전압까지 꺼져 있다면, 그동안 TVS가 먼저 켜져 전류를 가져가므로 오히려 유리할 수 있다. 칩 공급사는 데이터시트에 TLP 곡선을 제공해 보드 설계자가 이 계산을 할 수 있게 한다.

그림 17-9. 시스템 수준 ESD 경로. TVS가 대부분의 전류를 보드 접지면으로 돌리고, TVS와 칩 사이의 직렬 임피던스 R_s가 칩으로 가는 잔여 전류를 제한한다. 칩과 TVS가 같은 노드에서 경쟁하므로 둘의 TLP 곡선을 함께 봐야 한다(SEED).

SIMULATOR

IEC 펄스에서 TVS와 칩의 전류 나누기 (SEED)

IEC 접촉 방전

TVS

직렬 임피던스 R_s

칩 보호 소자

IEC 첫 정점—

칩 정점 전류—

TVS가 받은 비율—

칩의 한계는 TLP I_t2 1 A(펄스 폭 수십 ns 이상), 첫 정점 2 ns 안은 vf-TLP 기준 2.5 A로 둔다. 해볼 것: ① 8 kV에 6 V TVS, R_s = 0이면 칩 보호 다이오드가 TVS보다 먼저 켜져 전류를 나눠 가지며 칩이 탄다. ② R_s를 몇 Ω 넣으면 칩 쪽 전류가 줄어 통과한다. 고속 신호선이라 저항을 넣을 수 없다면 TVS를 칩에 더 가깝게, 더 낮은 클램프 전압으로 고른다. ③ 칩 보호를 스냅백형(V_t1 10 V)으로 바꾸면 6 V TVS가 먼저 켜져 칩이 거의 전류를 받지 않는다. 12 V TVS라면? (TVS: V_br + 0.1 Ω, 칩 다이오드 경로 1.5 V + 1.2 Ω, 스냅백 V_h 4.5 V + 1.5 Ω, 교육용 모델)

고속 I/O, 첨단 공정, 칩렛

용량 예산. 보호 다이오드는 클수록 튼튼하지만 접합 용량도 커진다. 50 Ω 종단 신호선에서 패드 용량은 $f_{3dB}=1/(2\pi\cdot25\,\Omega\cdot C)$ 의 극점을 만든다. 112 Gb/s PAM4(나이퀴스트 28 GHz) SerDes라면 패드 전체 용량을 수백 fF 아래로 맞춰야 하고, ESD 다이오드는 그 일부만 쓸 수 있다. 그래서 고속 핀은 게이트 분리형 소형 다이오드, 다이오드 용량을 인덕터로 상쇄해 대역을 넓히는 T-코일(T-coil), 그리고 낮은 ESD 목표(생산 관리 강화)를 함께 쓴다.

FinFET·GAA. 3차원 소자는 전류가 좁은 핀·시트에 몰리고 열이 빠지기 어려워(16장 자가 발열) 같은 레이아웃 면적의 I_t2가 평면 소자보다 작다. 코어 산화막 BV가 낮아져 설계 창도 좁다. 그래서 핀 사이 STI로 분리한 다이오드와 게이트로 분리한 다이오드의 장단을 비교하고, I/O에는 두꺼운 산화막 소자를 따로 둔다. 후면 전력 공급(BSPDN)은 전원 버스 저항을 낮춰 클램프에 유리하지만 새 방전 경로를 만든다.

칩렛과 3D 적층. 2.5D·3D 패키지의 다이 사이 인터페이스(마이크로 범프·하이브리드 본딩)는 수천 개 신호가 짧은 거리로 오가므로 핀마다 큰 보호 소자를 둘 수 없다. 조립 공정 안에서만 노출되므로 업계는 다이 사이 핀에 패키지 핀보다 훨씬 낮은 CDM 목표를 적용하고, 대신 조립 장비의 대전 관리(InfraBook의 정전기 관리)를 강화하는 방향으로 간다. 하이브리드 본딩 순간 두 다이의 전위 차가 방전 사건이 되기도 한다. PackagingBook의 HBM 적층과 인터포저 장을 참고하라.

SIMULATOR

고속 I/O의 ESD 용량 예산

데이터 속도

변조

ESD 다이오드 폭 W

대역 보상

패드 전체 용량—

나이퀴스트 손실—

HBM 환산—

CDM 견딤 전압—

위: 다이오드 폭에 따른 나이퀴스트 주파수 손실(예산 2 dB). 아래: 같은 폭이 견디는 HBM·CDM 전압과 권장 목표(HBM 500 V, CDM 250 V). 두 조건을 모두 만족하는 폭이 초록 띠다. 해볼 것: ① 112 Gb/s PAM4에서 초록 띠를 찾아라. ② 224 Gb/s로 올리면 띠가 사라진다. T-코일을 켜거나, CDM 목표를 낮춰야(생산 관리 강화) 한다. ③ 같은 속도라도 NRZ는 나이퀴스트가 두 배라 훨씬 어렵다. (다이오드 쌍 1.0 fF/µm, 패드·배선 30 fF, 드라이버·종단 50 fF, 50 Ω 양단 종단(25 Ω), 단일 극점. T-코일은 대역 1.8배. I_t2 20 mA/µm(TLP), vf-TLP 50 mA/µm. CDM 정점은 작은 패키지 기준 약 12 mA/V. 교육용 근사)

인증 시험 정리

칩 하나가 출하되기까지 거치는 ESD·래치업 시험을 모으면 다음과 같다. 패키지 신뢰성 시험(온도 사이클, HAST, HTOL 등)과 함께 JESD47 인증 묶음에 들어간다(PackagingBook 시험과 신뢰성 장).

시험	규격	방법	등급·목표
HBM	ANSI/ESDA/JEDEC JS-001 (차량용 AEC-Q100-002)	핀 조합별 ±펄스 1회 이상, 시험 후 전기적 검사	0Z(<50 V), 0A, 0B, 1A(250 V~), 1B(500 V~), 1C(1 kV~), 2(2 kV~), 3A(4 kV~), 3B(≥8 kV). 권장 500 V(JEP155B)
CDM	ANSI/ESDA/JEDEC JS-002 (차량용 AEC-Q100-011)	필드 판으로 유도 대전 후 핀마다 ±방전	C0a(<125 V), C0b(125 V~), C1(250 V~), C2a(500 V~), C2b(750 V~), C3(≥1 kV). 권장 250 V(JEP157)
래치업	JEDEC JESD78 (차량용 AEC-Q100-004)	I 시험: 신호 핀에 ±100 mA 주입. V 시험: 전원에 최대 전압의 1.5배	등급 I(상온), 등급 II(최대 동작 온도)
시스템 수준	IEC 61000-4-2	완제품의 노출 지점에 ESD 건으로 접촉·기중 방전	접촉 레벨 1~4(2/4/6/8 kV). 기능 저하 허용 수준을 A~D로 판정
보호 소자 특성	ANSI/ESD STM5.5.1 (TLP), SP5.5.2 (vf-TLP)	준정적 I–V와 누설로 V_t1·V_h·I_t2 추출	인증이 아니라 설계·불량 분석용

설계 흐름 속의 ESD

ESD는 레이아웃이 끝난 뒤에 고치기 가장 어려운 항목이다. 그래서 파운드리는 TLP로 검증한 ESD 셀 라이브러리(I/O 셀, 레일 클램프)와 설계 규칙을 제공하고, 설계 팀은 칩 계획 단계에서 전원 영역별 클램프 배치와 ESD 버스를 정한다. 사인오프에서는 핀 쌍마다 방전 경로가 있는지, 경로 저항(점 대 점 저항)이 기준(대개 1~2 Ω) 이하인지, ESD 전류에서 배선 전류 밀도가 한계 안인지, 전원 영역 경계에 2차 보호가 있는지를 도구로 검사한다. 불량이 나면 FailureBook의 발광 분석과 고장 메커니즘(손상 크기로 HBM·CDM·EOS 구분)로 원인을 찾는다.

핵심 정리

HBM(100 pF·1.5 kΩ, 약 150 ns), CDM(패키지 RLC, 약 1 ns, 수 A), IEC 61000-4-2(150 pF·330 Ω, 3.75 A/kV)는 시간과 전류 규모가 다르다. 권장 부품 목표는 HBM 500 V(JEP155B), CDM 250 V(JEP157)이고, 오늘날 현장 불량은 CDM형이 많다.
TLP(100 ns 네모 펄스)로 준정적 I–V와 누설을 재서 V_t1·V_h·R_on·I_t2를 얻는다. $V_{HBM}\approx I_{t2}(1.5\,\text{k}\Omega+R_{on})$ . 운쉬–벨: 파괴 전력 $\propto t^{-1/2}$ .
GGNMOS는 드레인 애벌런치 정공이 R_sub에서 0.7 V를 만들면 기생 npn이 켜지는 스냅백 소자다. $V_h\approx BV_j/(\beta+1)^{1/n}$ .
멀티 핑거는 $V_{t2}\gt V_{t1}$ 이어야 모두 켜진다. 실리사이드 블록(밸러스트)과 게이트 결합 트리거가 균일 턴온을 만든다.
칩 전체 네트워크는 이중 다이오드 + RC 트리거 레일 클램프 + 전원 영역 간 B2B 다이오드다. RC 시상수는 ESD 폭(수백 ns)과 전원 상승(µs~ms) 사이에 둔다.
CDM은 전원 영역 경계의 수신 게이트를 공격한다. 접지 간 저임피던스 연결과 로컬 2차 보호로 막는다.
래치업은 $\beta_n\beta_p\gt1$ 인 기생 pnpn이 주입 전류로 켜져 유지되는 현상이다. 탭 간격·가드 링·n⁺–p⁺ 간격으로 트리거 전류와 유지 전류를 키우고, 유지 전압을 전원보다 높게 하면 막을 수 있다. JESD78은 ±100 mA 주입과 1.5배 과전압으로 시험한다.
시스템 ESD는 TVS가 받되, 칩 보호 소자와 TVS가 경쟁하므로 직렬 임피던스와 TLP 곡선으로 함께 설계한다(SEED). 고속 I/O는 용량 예산, FinFET·칩렛은 작아진 I_t2와 낮은 목표가 과제다.

확인 퀴즈

HBM 시험에서 3 kV로 방전할 때 단락 부하의 정점 전류는 대략?

I_p ≈ V/1.5 kΩ = 3,000/1,500 = 2 A. 30 A 수준은 IEC 61000-4-2 8 kV의 첫 정점이다.

TLP로 잰 보호 소자의 I_t2가 1.2 A, R_on이 3 Ω이다. 기대할 수 있는 HBM 내성은 대략?

V_HBM ≈ I_t2(1,500 Ω + R_on) ≈ 1.2 × 1,503 ≈ 1.8 kV. 100 ns TLP가 HBM 펄스의 실효 폭과 비슷해서 쓸 수 있는 경험식이다.

실리사이드 드레인 GGNMOS의 핑거를 4개에서 16개로 늘렸는데 HBM 내성이 거의 그대로다. 가장 그럴듯한 원인은?

첫 핑거가 파괴되기 직전의 전압 V_t2가 다른 핑거의 트리거 전압보다 낮으면 나머지는 켜지지 않는다. 실리사이드 블록으로 밸러스트 저항을 넣거나 트리거 전압을 낮춰 균일 턴온을 만든다.

RC 트리거 레일 클램프의 시상수 τ로 가장 알맞은 범위는?

τ가 너무 짧으면 HBM 꼬리 동안 클램프가 꺼져 레일 전압이 치솟고, 너무 길면 전원을 켤 때 클램프가 켜져 큰 전류를 끌어가거나 잡음에 오동작한다.

HBM 2 kV는 통과했는데 CDM 500 V에서 칩 안쪽, 두 전원 영역 경계의 입력 게이트만 깨졌다. 가장 효과적인 대책은?

CDM 전하는 칩 전체에서 핀 하나로 빠져나가므로, 영역 경계를 건너는 길이 약하면 신호선의 수신 게이트가 그 길이 된다. 패드 보호를 키워도 내부 경로는 바뀌지 않는다.

래치업 방지에 쓰는 이중 가드 링의 역할로 옳은 것은?

가드 링은 수집 전극이자 탭이다. β_nβ_p를 1 아래로 낮추거나 트리거에 필요한 주입 전류를 JESD78 I 시험 기준(±100 mA) 이상으로 올린다.

보드에 6 V TVS를 달았는데도 IEC 8 kV 시험에서 칩이 파괴되었다. 칩 보호 소자는 약 1.5 V에서 켜지는 다이오드형이다. 가장 알맞은 설명은?

TVS와 칩은 같은 노드에 병렬로 경쟁한다. 직렬 저항·배선 인덕턴스를 넣거나 클램프 전압이 더 낮은 TVS를 칩 가까이 두어 칩 전류를 I_t2 아래로 묶는다(SEED).

운쉬–벨 관계를 따르는 소자에서 펄스 폭을 100 ns에서 25 ns로 줄이면 견디는 전력은 대략?

P_f ∝ t^−1/2이므로 (100/25)^1/2 = 2배. 열 확산 거리가 √t로 줄어 열이 작은 부피에 갇히기 때문이다.