Chapter 11

번인과 신뢰성 스크리닝

웨이퍼 테스트와 파이널 테스트는 "지금 동작하는가"를 묻는다. 그런데 오늘 모든 테스트를 통과한 칩 가운데 일부는 고객의 손에 들어가 몇 주 만에 죽는다. 결함은 있었지만 아직 증상이 되지 않은 칩, 곧 잠재 결함(Latent defect)을 가진 칩이다. 번인은 이 칩들을 출하 전에 미리 늙게 만들어 공장 안에서 죽게 하는 공정이다. 이 장은 칩이 언제 고장 나는지를 기술하는 통계(욕조 곡선, 와이블 분포, 혼합 모델)에서 출발해, 온도와 전압으로 시간을 빨리 감는 가속 계수, 번인을 얼마나 오래 할지의 경제학, 번인 오븐 안에서 칩이 스스로 타 버리는 열폭주, 그리고 번인을 줄이거나 대신하는 방법과 신뢰성 시험의 통계까지 다룬다.

욕조 곡선의 세 구간을 와이블 형상 모수 β로 설명하고, 와이블 플롯의 꺾임에서 약한 부분 모집단을 읽는다.
아레니우스 온도 가속과 지수형 전압 가속을 결합해 번인 시간을 사용 시간으로 환산한다(TB-7: 약 350배).
번인 시간을 늘릴 때 줄어드는 현장 고장 비용과 늘어나는 장비 비용·수명 소비를 비교해 최적점을 찾는다.
누설 전력의 양의 되먹임이 만드는 열폭주 조건 $\theta_{JA}\,dP/dT \ge 1$을 이해하고 소켓별 온도 제어의 필요성을 설명한다.
웨이퍼 레벨 번인, HVST, IDDQ·Vmin 이동 같은 번인 대체 스크린의 장단점을 비교한다.
HTOL·ELFR 시험 결과에서 χ² 신뢰 상한으로 FIT와 DPPM을 계산하고, 자동차 등급(AEC-Q100)의 요구를 이해한다.

초기 고장과 욕조 곡선

앞 장들의 테스트가 걸러 내는 것은 이미 고장 난 칩이다. 단락된 배선, 끊어진 비아, 고착 폴트처럼 테스트하는 순간 회로의 동작을 바꾸는 결함이다. 그러나 결함 가운데 일부는 크기나 위치가 애매해서 지금은 회로가 정상으로 동작한다. 배선 폭의 절반만 남은 금속선, 얇아진 게이트 산화막의 한 점, 저항이 조금 높은 비아, 접합 계면의 미세한 공극이 그런 예다. 이런 결함은 전류와 열과 전계가 오래 가해지면 자라서 결국 고장이 된다. 이것을 잠재 결함(Latent defect)이라 하고, 그 칩들이 사용 초기에 몰려서 죽는 현상을 초기 고장(Infant mortality)이라 한다.

잠재 결함은 치명 결함과 같은 공정에서 같은 원인으로 생긴다. 파티클 하나가 배선 두 개를 완전히 이으면 웨이퍼 테스트에서 떨어지고, 반쯤만 걸치면 통과한 뒤 나중에 죽는다. 그래서 잠재 결함의 양은 수율과 함께 움직인다. 경험적으로 잠재 결함 밀도는 치명 결함 밀도의 몇 % 정도로 보고, 수율이 낮은 웨이퍼·구역에서 나온 합격 다이일수록 현장 고장률이 높다. 이 관찰이 12장의 이웃 기반 이상치 스크리닝(GDBN)의 근거가 된다.

칩 집단의 순간 고장률을 시간에 대해 그리면 흔히 욕조 모양이 나온다. 고장률(Hazard rate, failure rate) $h(t)$는 시간 $t$까지 살아남은 칩이 다음 짧은 시간 동안 고장 날 확률을 시간으로 나눈 값이다. 반도체에서는 단위로 FIT(Failures in time)를 쓴다. 1 FIT는 10억 소자·시간당 고장 1건, 곧 $10^{-9}$/h다. 칩 100만 개를 1년(8,760시간) 쓰는 동안 10 FIT라면 약 88개가 고장 난다.

욕조 곡선. 굵은 선이 칩 집단 전체의 고장률이고, 점선은 그 성분이다. ① 초기 고장은 시간이 갈수록 줄어든다. 약한 칩이 먼저 죽어 집단에서 빠지기 때문이다. ② 바닥은 정전기·과전압·우주선 같은 외부 요인과 우연이 만드는 거의 일정한 고장률이다. ③ 수명 끝에서는 전자 이동, 산화막 열화(TDDB), 핫 캐리어, BTI 같은 마모 기구가 고장률을 다시 끌어올린다. 번인은 ① 구간을 공장 안에서 보내 버리는 공정이다.

고장률이 시간에 따라 줄어든다는 것은 개별 칩이 시간이 지나며 튼튼해진다는 뜻이 아니다. 칩은 늙기만 한다. 줄어드는 것은 집단의 구성이다. 처음에는 약한 칩과 튼튼한 칩이 섞여 있고, 약한 칩이 먼저 죽어 빠져나가므로 살아남은 집단의 평균 고장률이 내려간다. 번인이 효과가 있는 이유도 여기에 있다. 번인은 칩을 고치는 것이 아니라, 약한 칩을 미리 골라 죽인다. 대가로 튼튼한 칩도 수명의 일부를 쓴다. 이 맞바꿈이 이 장 전체를 관통하는 질문이다.

구간	대표 기구	잠재 결함의 예	대응
초기 고장	결함 성장, 국부 가열, 약한 산화막 절연 파괴	좁아진 배선, 얇은 산화막의 한 점, 저항성 비아, 불완전한 범프 접합	번인, HVST, IDDQ·Vmin 이동 스크린, 이상치 스크리닝
무작위	정전기 방전(ESD), 전기적 과스트레스(EOS), 소프트 에러	(결함보다 사용 환경)	ESD 보호 회로, ECC, 시스템 설계
마모	전자 이동(EM), TDDB, 핫 캐리어(HCI), BTI	(설계 규칙 안의 정상 구조)	설계 여유, 신뢰성 인증(HTOL), 수명 모델

와이블 분포: 고장률의 모양을 하나의 숫자로

욕조 곡선의 각 구간을 수식으로 다룰 때 가장 많이 쓰는 분포가 와이블 분포(Weibull distribution)다. 누적 고장 확률 $F(t)$와 고장률 $h(t)$는 다음과 같다.

$$F(t) = 1 - \exp\!\left[-\left(\frac{t}{\eta}\right)^{\beta}\right], \qquad h(t) = \frac{f(t)}{1-F(t)} = \frac{\beta}{\eta}\left(\frac{t}{\eta}\right)^{\beta-1}$$

$\eta$: 척도 모수(특성 수명, 63.2%가 고장 나는 시간) · $\beta$: 형상 모수 · $R(t) = 1-F(t)$: 신뢰도(생존 확률)

형상 모수 β 하나가 고장률의 모양을 정한다. β < 1이면 고장률이 시간에 따라 줄어 초기 고장을, β = 1이면 일정해 지수 분포(무작위 고장)를, β > 1이면 늘어나 마모 고장을 나타낸다. 반도체의 산화막 절연 파괴는 β가 1 안팎에서 1보다 큰 값까지, 전자 이동은 대수 정규 분포에 가깝지만 와이블로 근사하면 β가 2~4쯤이다. 초기 고장 집단만 따로 맞추면 β는 흔히 0.3~0.8이다.

형상 모수 β가 정하는 고장률의 모양. 왼쪽: β < 1은 시간이 갈수록 고장률이 줄고(초기 고장), β = 1은 일정하며(무작위), β > 1은 늘어난다(마모). 오른쪽: 축을 $\ln t$와 $\ln[-\ln(1-F)]$로 바꾸면 와이블 분포는 기울기 β의 직선이 된다. 세 직선은 모두 $t = \eta$에서 $F = 63.2\%$를 지난다.

와이블 분포의 가장 쓸모 있는 성질은 오른쪽 그림이다. 식을 두 번 로그로 풀면

$$\ln\!\big[-\ln(1-F)\big] = \beta \ln t - \beta \ln \eta$$

고장 시간을 정렬해 순위로 $F$를 추정한다. 표본 $n$개 가운데 $i$번째 고장의 중앙 순위 $F_i \approx (i-0.3)/(n+0.4)$ (버나드 근사)

가로축 $\ln t$, 세로축 $\ln[-\ln(1-F)]$인 와이블 플롯(Weibull plot)에 고장 시간을 찍으면 하나의 와이블 집단은 직선 위에 놓인다. 기울기가 β이고, 세로축 0을 지나는 시간이 η다. 신뢰성 엔지니어는 시험에서 얻은 고장 시간을 이 종이에 찍어 보는 것으로 분석을 시작한다. 점들이 한 직선에 놓이지 않고 꺾이면, 그것은 고장 기구가 둘 이상이거나 집단이 둘 이상이라는 신호다.

지수 분포는 와이블의 특수한 경우다

β = 1이면 $h(t) = 1/\eta$로 일정하고, 이것이 FIT로 표시하는 무작위 고장률이다. 10 FIT는 $\eta = 10^8$ h(약 1만 1천 년)의 평균 수명에 해당한다. 칩 하나가 1만 년을 산다는 뜻이 아니라, 칩 1억 개를 한 시간 돌리면 평균 한 개가 고장 난다는 뜻이다. MTTF 같은 평균 수명 숫자는 고장률이 일정하다는 가정 아래서만 이렇게 바꿔 읽을 수 있다.

혼합 모델: 약한 부분 모집단

초기 고장을 와이블 하나로 맞추면 β < 1이 나오지만, 그 해석은 조심해야 한다. 실제 집단은 대개 두 부류의 섞임이다. 대부분은 결함이 없는 주 모집단으로 수십 년을 버티고, 작은 비율 $p$가 잠재 결함을 가진 약한 부분 모집단(Weak subpopulation, freak population)으로 수백~수천 시간 안에 죽는다. 이것을 혼합 모델(Mixture model)로 쓴다.

$$R(t) = \Big[p\,e^{-(t/\eta_w)^{\beta_w}} + (1-p)\Big]\cdot e^{-\lambda t}\cdot e^{-(t/\eta_o)^{\beta_o}}$$

$p$: 약한 칩의 비율(ppm 단위가 흔하다) · $\eta_w, \beta_w$: 약한 집단의 와이블 모수 · $\lambda$: 무작위 고장률 · $\eta_o, \beta_o$: 마모 와이블 모수($\beta_o$ > 1)

고장률은 $h(t) = -\,d\ln R/dt$다. 약한 칩이 다 죽고 나면 첫째 괄호가 $(1-p)$로 일정해져 고장률에서 사라지고, 무작위 $\lambda$와 마모 항만 남는다. 욕조 곡선의 왼쪽 벽이 무너지는 시점은 $\eta_w$가 정하고, 벽의 높이는 $p$가 정한다.

약한 칩과 튼튼한 칩. 칩마다 견딜 수 있는 누적 스트레스(강도)가 다르다. 사용 중 누적 스트레스가 강도를 넘으면 고장 난다. 번인은 누적 스트레스를 공장 안에서 빨리 쌓아 올려 왼쪽 봉우리를 통째로 넘긴다. 두 봉우리 사이가 넓을수록 번인은 좋은 칩을 거의 해치지 않고 약한 칩만 골라낸다. 골이 없으면 번인은 스크린이 아니라 그냥 수명 단축이다.

혼합 모델의 흔적은 와이블 플롯에서 가장 잘 보인다. 고장 시간을 모두 한 종이에 찍으면, 처음에는 약한 집단의 완만한 기울기($\beta_w$)를 따라가다가 약한 칩이 바닥나는 $F \approx p$ 근처에서 거의 수평으로 눕고, 그 뒤 주 모집단의 가파른 기울기로 꺾여 올라간다. 이 꺾임을 하나의 와이블로 맞추면 β가 1 근처의 어중간한 값으로 나와 둘 다를 잘못 설명한다.

SIMULATOR

와이블 플롯과 꺾임

약한 칩의 고장주 모집단의 고장단일 와이블 맞춤혼합 모델(참값)

표본 수 약한 칩 비율 p 약한 집단 β_w 주 모집단 β_m 번인으로 미리 지난 시간

단일 와이블 β—

앞쪽 10% 기울기—

뒤쪽 50% 기울기—

약한 칩 고장 수—

해볼 것: ① 약한 칩 비율을 0으로 두면 점들이 기울기 β_m의 직선 하나에 놓인다. ② 비율을 8%로 올리면 아래쪽에 완만한 꼬리가 생기고, 단일 와이블 맞춤(회색 점선)의 β가 실제 두 값 어디에도 맞지 않는 값으로 내려간다. ③ "번인으로 미리 지난 시간"을 올리면 그 시간 전에 죽은 칩이 표본에서 빠진다(번인 탈락). 남은 칩만 시험하면 꼬리가 사라지고 점들이 다시 주 모집단의 직선으로 모인다. (가정: 가속 시험 조건의 시간 단위, 약한 집단 η_w = 30 h, 주 모집단 η_m = 2,000 h. 실제 칩의 비율은 ppm 수준이라 표본에서 보이게 하려고 비율을 키웠다.)

현실의 약한 칩 비율은 수백 ppm 수준이라 수백 개짜리 신뢰성 시험에서는 약한 칩이 한 개도 안 나오기 쉽다. 그래서 약한 집단의 모수는 대개 대량 번인의 탈락 데이터, 현장 반품, 그리고 결함 밀도와의 상관에서 추정한다. 시뮬레이터는 꺾임을 보이게 하려고 비율을 크게 키운 것이다.

가속 모델: 시간을 빨리 감는 온도와 전압

약한 칩이 사용 조건에서 수백~수천 시간에 죽는다면 공장에서 그만큼 기다릴 수는 없다. 그래서 온도와 전압을 올려 고장 기구를 빨리 진행시킨다. 같은 고장이 사용 조건에서 $t_{use}$, 스트레스 조건에서 $t_{stress}$ 걸린다면 그 비가 가속 계수(Acceleration factor, AF)다.

온도 가속: 아레니우스 모델

결함의 성장은 대부분 열로 활성화된 화학·확산 과정이다. 반응 속도가 $\exp(-E_a/kT)$에 비례한다는 아레니우스 모델(Arrhenius model)을 쓰면

$$AF_T = \exp\!\left[\frac{E_a}{k}\left(\frac{1}{T_{use}} - \frac{1}{T_{stress}}\right)\right]$$

$E_a$: 활성화 에너지(eV) · $k = 8.617\times10^{-5}$ eV/K · 온도는 절대 온도(K), 칩 내부의 접합 온도 $T_j$로 쓴다

TB-7의 사용 조건 55 °C(328 K), 번인 125 °C(398 K), $E_a$ = 0.7 eV를 넣으면 $1/328.15 - 1/398.15 = 5.36\times10^{-4}$ K⁻¹, 여기에 $E_a/k = 8{,}123$ K를 곱하면 4.35, 따라서 $AF_T = e^{4.35} \approx 78$이다. $E_a$는 고장 기구마다 다르다. 산화막 결함 0.3~0.7 eV, 전자 이동 0.7~0.9 eV, 금속 부식은 0.5~0.7 eV, 일부 오염 기구는 1 eV 이상이다. 초기 고장은 여러 기구가 섞여 있으므로 산업계는 관례적으로 0.7 eV 안팎을 쓴다. $E_a$가 0.1 eV만 달라도 AF가 1.5배 이상 바뀌므로 이 숫자의 불확실성이 번인 계산 전체의 불확실성을 좌우한다.

전압 가속: 지수 모델

산화막을 지나는 전계가 커지면 결함 부위의 누설과 전하 포획이 빨라진다. 초기 고장에 흔히 쓰는 경험식은 지수형이다.

$$AF_V = \exp\!\big[\gamma\,(V_{stress} - V_{use})\big]$$

$\gamma$: 전압 가속 계수(1/V). 두께 수 nm의 산화막과 혼합 기구를 함께 다룰 때 수~십 수 /V. 얇은 산화막의 TDDB만 따로 보면 거듭제곱 모델 $AF_V = (V_s/V_u)^n$, $n$이 수십으로 훨씬 가파르다

TB-7은 0.75 V에서 0.90 V로 올리고 $\gamma \approx 10$/V를 쓰므로 $AF_V = e^{10\times0.15} = e^{1.5} \approx 4.5$다. 두 기구가 서로 독립이라고 보면 결합 가속 계수는 곱이다.

$$AF = AF_T \cdot AF_V \approx 78 \times 4.5 \approx 350, \qquad t_{eq} = AF\cdot t_{BI}$$

번인 2시간 ≈ 사용 약 700시간(약 1개월). 48시간이면 약 1만 7천 시간(약 2년)

전압을 더 올리면 가속은 기하급수로 커지지만 한계가 있다. 전압이 너무 높으면 정상 칩에서도 일어나지 않는 새 고장 기구(래치업, 접합 항복, 정상 산화막의 TDDB)가 켜진다. 가속 시험의 원칙은 사용 중에 일어날 기구만 가속한다는 것이다. 또 전압을 올리면 누설 전류가 늘고 칩이 스스로 뜨거워진다. 번인 오븐의 온도가 아니라 칩 내부 온도로 AF를 계산해야 하는 이유이자, 뒤에서 다룰 열폭주의 출발점이다.

SIMULATOR

가속 계수 계산기

사례

사용 온도 T_use 스트레스 온도 T_stress 활성화 에너지 E_a 전압 가속 γ 사용 전압 V_use 스트레스 전압 V_stress 번인 시간 t_BI

온도 가속 AF_T—

전압 가속 AF_V—

전체 AF—

등가 사용 시간—

E_a ±0.1 eV일 때 AF—

해볼 것: ① TB-7 기본값에서 AF_T ≈ 78, AF_V ≈ 4.5, 합쳐 약 350인 것을 확인한다. 2시간 번인이 약 700시간, 곧 한 달의 사용과 맞먹는다. ② E_a를 0.5 eV로 내리면 AF가 얼마나 줄어드는지 보자. 같은 번인이 걷어 내는 사용 시간이 절반 아래로 준다. 위쪽 그래프의 띠가 E_a ±0.1 eV의 불확실성이다. ③ "자동차 150 °C"는 온도만으로 수백 배를 얻는다. 대신 칩·패키지·소켓이 그 온도를 견뎌야 한다. (가정: 온도·전압 기구가 독립이라 곱으로 결합, 접합 온도 기준, 자체 발열은 무시.)

번인 시간 정하기

번인은 오븐에 넣은 시간만큼 약한 칩을 골라내지만, 그 효과는 수확 체감이다. 약한 집단의 고장률이 β < 1로 줄어들기 때문에 처음 몇 시간에 대부분이 죽고, 그 뒤로는 시간을 두 배로 늘려도 추가로 잡히는 칩이 별로 없다. 반면 비용은 시간에 비례한다. 번인 시간을 정하는 질문은 셋이다.

얼마나 걷어 내는가. 번인 뒤 남은 약한 칩의 비율 $p\,R_w(t_{eq})$와, 그 칩들이 보증 기간 안에 만드는 현장 고장.
무엇을 잃는가. 번인 중 죽는 칩(어차피 죽을 칩이지만 이미 패키지 비용이 들었다), 오븐·보드·전원·인력 시간, 그리고 튼튼한 칩이 쓰는 수명 $t_{eq}$.
번인 뒤 고장률은 얼마인가. 번인을 지난 집단의 고장률은 원래 곡선을 $t_{eq}$만큼 왼쪽으로 민 것이다. 출하 뒤 첫 1년의 누적 고장을 ELFR(Early life failure rate)로 관리한다.

$$F_{field} = 1 - \frac{R(t_{eq} + t_{w})}{R(t_{eq})}, \qquad F_{BI} = 1 - R(t_{eq})$$

$t_w$: 보증 또는 관심 기간(예: 1년 = 8,760 h) · $F_{field}$: 번인을 통과한 칩의 현장 고장 확률 · $F_{BI}$: 번인 중 탈락 확률

TB-7의 기본 모수(약한 칩 500 ppm, $\beta_w$ = 0.5, $\eta_w$ = 100 h, 무작위 10 FIT)로 계산하면, 번인이 없을 때 첫 1년 현장 고장은 약한 칩 약 500 ppm과 무작위 약 88 ppm을 합쳐 약 590 ppm이다. 2시간 번인($t_{eq}$ ≈ 700 h)을 하면 약한 칩의 약 93%가 공장에서 죽고, 첫 해 고장은 약 120 ppm으로 준다. 남은 고장의 대부분은 이제 번인이 줄일 수 없는 무작위 고장이다.

SIMULATOR

욕조 곡선과 번인

번인 없음번인 후 (곡선을 t_eq만큼 민 것)약한 칩 성분마모 성분번인이 소비한 시간

번인 시간 t_BI 가속 계수 AF 약한 칩 비율 p 약한 집단 β_w 약한 집단 η_w 무작위 고장률 λ 마모 특성 수명 η_o (β_o = 4)

등가 사용 시간 t_eq—

번인 중 탈락—

약한 칩 제거율—

첫 1년 현장 고장 (번인 없음 → 있음)—

마모 수명 소비 t_eq/η_o—

해볼 것: ① "번인 진행 보기"를 누르면 번인 시간이 0에서 48시간까지 늘며 왼쪽의 높은 벽이 잘려 나간다. 첫 1년 고장이 처음 몇 시간에 급히 줄고 그 뒤로는 거의 그대로인 것을 보자. ② 약한 집단 β_w를 1에 가깝게 올리면 고장률 벽이 평평해져 번인이 덜 효율적이 된다. η_w를 1,000 h로 늘려도 같은 2시간 번인으로는 약한 칩이 덜 걸러진다. ③ 마모 수명 η_o를 10년으로 줄이고 번인을 48시간으로 하면 번인이 수명의 몇 %를 쓰는지 보자. 번인 후 곡선의 오른쪽 벽이 그만큼 왼쪽으로 온다. (가정: 위 혼합 모델, 번인과 사용의 고장 기구가 같고 AF 하나로 환산된다.)

비용으로 정하는 번인 시간

"얼마나 오래"의 답은 결국 비용이다. 번인 한 개당 비용은 고정 비용(번인 보드에 꽂고 빼는 일, 번인 후 다시 하는 파이널 테스트, 물류)과 시간 비용(오븐·보드·전원 장비의 상각과 전기)으로 나뉜다. 번인으로 줄인 현장 고장은 고장 하나당 비용을 곱해 돈으로 바꾼다. 서론의 10배 법칙대로 TB-7이 스마트폰 안에서 고장 나면 약 $500, 보드에서 발견되면 약 $50이다. 번인 시간 $t$에서의 개당 총비용은

$$C(t) = C_{fix}\,[t\gt 0] + c_h\,t + C_{unit}\,F_{BI}(t) + C_{field}\,F_{field}(t)$$

$C_{fix}$: 개당 고정 비용 · $c_h$: 개당 시간 비용($/h) · $C_{unit}$: 번인에서 버리는 칩의 원가 · $C_{field}$: 현장 고장 하나의 비용

$c_h\,t$는 직선으로 오르고 $C_{field}F_{field}$는 빠르게 떨어진 뒤 무작위 고장 바닥에서 멈춘다. 둘의 합이 U자를 그리고, 바닥이 최적 번인 시간이다. 단, 고정 비용 때문에 "아예 하지 않음"($t = 0$)이 따로 떨어진 점으로 남는다. U자의 바닥이 그 점보다 높으면 번인을 하지 않는 것이 맞다.

SIMULATOR

번인 최적화: 총비용의 U자 곡선

총비용번인 장비·고정현장 고장번인 탈락 칩

시나리오

약한 칩 비율 p 현장 고장 비용 C_field 시간 비용 c_h 고정 비용 C_fix 보증 기간 t_w 마모 수명 η_o

번인 없음 (t = 0)—

최적 번인 시간—

최적점의 개당 비용—

판정—

해볼 것: ① "TB-7 양산 초기"(약한 칩 2,000 ppm)에서는 약 2시간에 U자의 바닥이 생기고 번인을 하지 않는 것보다 싸다. ② "TB-7 안정기"로 바꾸면(공정이 익어 약한 칩 300 ppm) 바닥이 t = 0보다 높아진다. 같은 번인이 이제는 손해다. 이것이 TB-7이 양산 초기에만 전수 번인을 하고 안정 후에는 대체 스크린과 표본 번인으로 바꾸는 근거다. ③ "자동차용 칩"은 고장 하나의 비용이 크고(리콜·안전) 보증이 길다. 바닥이 생기지만, 너무 오래 하면 마모 수명 소비로 오른쪽이 다시 오른다. 마모 수명을 줄여 그 효과를 키워 보자. (가정: AF 350, 무작위 10 FIT, β_w 0.5, η_w 100 h, 번인 탈락 칩 원가 $10, 현장 고장 비용 슬라이더는 로그 눈금.)

번인은 수율 손실이 아니라 품질 비용이다

번인에서 죽은 칩은 원래 고객에게서 죽을 칩이었다. 번인 탈락률을 "수율 손실"로 보고 줄이려 하면 핵심을 놓친다. 탈락률은 공정의 잠재 결함 수준을 보여 주는 지표이고, 탈락률이 높으면 번인을 줄일 것이 아니라 공정의 결함 밀도를 낮춰야 한다(YieldBook). 반대로 탈락률이 몇 달째 0에 가까우면 그 번인은 돈만 쓰고 있다는 증거이므로 표본 번인으로 줄일 근거가 된다.

번인 장비: 오븐, 보드, 소켓

패키지 단계의 번인은 번인 오븐(Burn-in oven, chamber)에서 한다. 칩을 하나씩 번인 소켓(Burn-in socket)에 꽂은 번인 보드(Burn-in board, BIB)를 오븐의 선반에 수십 장 밀어 넣는다. 보드 한 장에 수십~수백 개, 오븐 하나에 수천~수만 개가 동시에 들어간다. 파이널 테스트의 핸들러가 8개를 수 초 동안 재는 것과 달리 번인은 수천 개를 수 시간 동안 굽는다. 그래서 칩 한 개, 한 시간의 비용은 ATE보다 수백 배 싸지만, 시간이 길어 결국 개당 비용이 작지 않다.

번인 시스템. 오븐 안에는 소켓이 달린 번인 보드가 선반마다 들어가고, 오븐 밖의 드라이버 보드가 전원·클록·패턴을 공급한다. 붉은 소켓은 번인 중 고장 난 칩이다. 번인은 보통 파이널 테스트와 번인 후 테스트 사이에 들어간다. 번인 후 테스트가 있어야 번인 중에 죽은 칩이 걸러진다.

번인은 칩에 무엇을 가하느냐에 따라 나뉜다. 정적 번인(Static burn-in)은 전원과 고정된 입력만 걸고 칩을 굽는다. 장비가 싸지만 내부 노드 대부분이 한 상태에 머물러 산화막의 일부만 스트레스를 받는다. 동적 번인(Dynamic burn-in)은 클록과 패턴을 넣어 내부 노드를 계속 토글시킨다. 스캔 체인으로 무작위 패턴을 밀어 넣거나 로직 BIST(7장)를 돌리는 방식이 흔하다. 노드가 0과 1을 오가야 양쪽 트랜지스터의 산화막과 배선 전류가 모두 스트레스를 받는다. 번인 중 테스트(Test during burn-in, TDBI)는 한 걸음 더 나가 번인하는 동안 응답을 비교해 칩이 언제 죽었는지를 기록한다. 고장 시점을 알면 위의 와이블 분석을 번인 데이터로 직접 할 수 있다.

번인 보드는 단순해 보이지만 까다로운 물건이다. 125 °C에서 수천 번 꽂고 빼도 접촉이 유지되는 소켓, 수백 개의 칩에 전원을 나눠 주면서 한 칩의 단락이 보드 전체를 끄지 않도록 하는 칩별 전류 제한·퓨즈, 고온에서도 신호가 흐트러지지 않는 배선이 필요하다. 소켓 비용이 번인 원가의 큰 몫이고, 패키지가 바뀌면 보드를 새로 만들어야 한다.

열폭주: 칩이 스스로를 굽는다

오래된 공정의 칩은 번인 중에도 거의 열을 내지 않아 칩 온도가 오븐 온도와 같았다. 5 nm급 TB-7은 다르다. 누설 전류가 크고, 그 누설은 온도에 지수적으로 늘어난다. 상온에서 30 mA인 대기 누설은 0.90 V, 125 °C에서는 수십 배가 된다. 칩이 뜨거워지면 누설이 늘고, 누설이 늘면 전력이 늘어 칩이 더 뜨거워진다. 이 양의 되먹임이 열 저항이 빼내는 열보다 빠르게 돌면 온도가 끝없이 오른다. 이것이 열폭주(Thermal runaway)다.

열폭주의 조건. 왼쪽: 온도 → 누설 → 전력 → 온도의 양의 되먹임. 오른쪽: 칩이 내는 열 $P(T)$는 지수적으로 휘어 오르고, 패키지·소켓이 빼내는 열은 기울기 $1/\theta$인 직선이다. 두 곡선의 아래 교점이 안정 동작점이다. 열 저항이 커서 직선이 눕거나(점선) 누설이 커서 곡선이 위로 오면 교점이 사라지고 온도는 끝없이 오른다.

정량적으로는 접합 온도가 다음 식을 만족해야 한다.

$$T_j = T_a + \theta_{JA}\,P(T_j), \qquad P(T) = P_{dyn} + P_{0}\,e^{(T-T_0)/T_k}$$

$T_a$: 오븐(주변) 온도 · $\theta_{JA}$: 접합–주변 열 저항(°C/W) · $P_0$: 기준 온도 $T_0$의 누설 전력 · $T_k$: 누설이 $e$배 되는 온도 폭(누설이 2배 되는 온도 폭은 $T_k \ln 2$)

교점이 안정하려면 그 점에서 발열 곡선의 기울기가 방열 직선보다 작아야 한다. 곧 $\theta_{JA}\,dP/dT \lt 1$이고, 지수형 누설에서는 $\theta_{JA}P_{leak}/T_k \lt 1$이다. TB-7의 번인 조건(0.90 V)에서 누설이 20 °C마다 2배라면 $T_k \approx 29$ °C다. 열 저항 4 °C/W의 소켓에서는 누설 전력이 약 7 W를 넘는 순간 안정점이 사라진다. 평균적인 칩은 3 W 안팎이라 괜찮지만, 같은 로트 안에서도 누설은 칩마다 몇 배씩 다르다. 공정 변동으로 문턱 전압이 낮은 "빠른" 칩이 바로 그 칩이다.

열폭주는 두 문제를 만든다. 누설이 큰 칩은 타 버리거나 소켓을 녹이고, 보드 전원을 끌어내려 이웃 칩의 번인까지 망친다. 반대로 오븐 온도를 낮춰 그 칩을 살리면 누설이 작은 칩은 125 °C에 못 미쳐 가속 계수가 모자란다. 한 오븐 온도로는 모든 칩을 같은 접합 온도에 둘 수 없다. 그래서 고전력 칩의 번인은 소켓마다 히터·냉각 헤드와 온도 센서를 두고 접합 온도를 따로 맞추는 소켓별 온도 제어(Per-socket thermal control)로 간다. TB-7의 온칩 온도 센서 12개(8장의 IJTAG로 읽는다)가 여기서 쓰인다.

SIMULATOR

번인 오븐의 열폭주

발열 P(T)방열 (T − T_a)/θ안정점폭주·차단

오븐 온도 T_a 열 저항 θ_JA 25 °C 누설 전력 P₀ 누설 2배 온도 폭 동적 전력 P_dyn 소켓별 온도 제어 (목표 접합 온도 125 °C)

선택한 소켓의 누설 배수—

정상 상태 T_j—

고리 이득 θ·dP/dT—

폭주·차단된 소켓—

T_j 115~135 °C인 소켓—

해볼 것: ① "번인 시작"을 누르면 소켓 8개의 접합 온도가 오른다. 아래 막대를 눌러 소켓을 고르면 위 그래프가 그 칩의 발열·방열 곡선으로 바뀐다. 누설이 큰 소켓은 두 곡선이 만나지 않아 폭주하고, 175 °C에서 보호 회로가 전원을 끊는다. ② 오븐 온도를 낮춰 모든 소켓을 살려 보자. 그러면 누설이 작은 칩은 125 °C에 한참 못 미친다. 한 오븐 온도로는 둘 다 맞출 수 없다. ③ "소켓별 온도 제어"를 켜면 각 소켓의 냉각 헤드가 온도를 따로 조절해 모든 칩을 125 °C 근처에 맞춘다. θ를 크게 하거나 누설을 키워 제어가 감당할 수 있는 한계도 찾아보자. (가정: 칩 열용량으로 열 시정수 약 30 s, 화면 1초 = 20초, 누설 배수는 로트 안 대수 정규 분포 σ = 0.45, 냉각 헤드 온도 범위 25~150 °C.)

번인을 줄이는 방법: 웨이퍼 레벨 번인과 대체 스크린

패키지 번인은 비싸고, 패키지 비용이 이미 들어간 뒤에 약한 칩을 버린다. 그래서 번인을 앞당기거나(웨이퍼 레벨 번인), 짧고 싼 다른 스크린으로 대신하는(HVST, IDDQ, Vmin 이동) 방법이 발전했다.

웨이퍼 레벨 번인과 KGD

웨이퍼 레벨 번인(Wafer-level burn-in, WLBI)은 자르기 전의 웨이퍼 전체에 한꺼번에 전원을 넣고 굽는다. 웨이퍼 전체를 덮는 접촉기(풀 웨이퍼 컨택터)로 모든 다이에 동시에 닿거나, 다이 사이의 스크라이브 라인에 번인용 전원 배선을 깔아 둔다. 장점은 약한 다이를 패키지에 넣기 전에 버린다는 것이다. 칩렛과 HBM처럼 다이 여러 개를 한 패키지에 쌓는 제품에서는 이것이 결정적이다. 다이 하나의 초기 고장이 비싼 패키지 전체를 버리게 만들기 때문이다. 조립 전에 품질이 보증된 다이를 KGD(Known good die)라 부르고, KGD의 요건에 번인이나 그 대체 스크린이 들어간다(14장, PackagingBook).

번인을 패키지 앞으로. 패키지 번인은 약한 칩을 패키지 비용이 들어간 뒤에 버린다. 웨이퍼 레벨 번인은 다이 단계에서 버리고, 걸러진 다이를 KGD로 조립한다. 다이 9개를 쌓는 패키지라면 약한 다이 비율 500 ppm이 패키지 단위로는 약 4,500 ppm이 된다.

단점도 분명하다. 웨이퍼 한 장에 수백 개 다이를 동시에 켜면 전류가 수백 A에 이르고, 열폭주가 웨이퍼 전체로 번질 수 있다. 접촉기도 비싸다. 그래서 WLBI는 전수 패키지 번인을 완전히 대신하기보다, 짧은 웨이퍼 레벨 스트레스와 아래의 대체 스크린을 묶어 쓰는 경우가 많다.

고전압 스트레스 테스트(HVST)

전압 가속이 지수적이라는 점을 거꾸로 쓰면, 전압을 많이 올리면 몇 초만으로도 산화막의 약한 점을 깰 수 있다. HVST(High-voltage stress test)는 웨이퍼 테스트나 파이널 테스트에서 코어 전압을 공칭의 약 1.3~1.5배로 수백 ms~수 초 동안 걸었다가, 정상 전압으로 돌아와 기능·IDDQ를 다시 잰다. 얇은 산화막의 TDDB는 거듭제곱 모델의 지수가 수십이라 $1.4^{40} \approx 7\times10^5$배쯤의 가속도 가능하다. 오븐도 보드도 필요 없이 ATE에서 끝나므로 개당 비용이 번인보다 훨씬 싸다. 한계는 온도로 가속되는 기구(금속 결함, 저항성 비아)를 거의 건드리지 못한다는 점, 그리고 전압을 너무 올리면 정상 칩까지 다친다는 점이다.

IDDQ와 Vmin의 이동

또 하나의 방법은 스트레스 전후의 차이를 보는 것이다. 약한 칩은 짧은 스트레스에도 조금씩 변한다. 대기 전류(IDDQ, 4장)가 늘거나, 동작하는 최저 전압 Vmin(10장)이 올라간다. 절대값은 공정 변동 때문에 칩마다 크게 달라 판별력이 없지만, 같은 칩의 전후 차이는 공정 변동이 상쇄되어 작은 변화도 보인다. TB-7의 Vmin 측정 반복성이 σ ≈ 5 mV이므로, 스트레스 뒤 Vmin이 3σ를 넘는 약 15 mV 이상 오른 칩은 의심 후보다.

차이로 보는 스크린. 같은 칩의 스트레스 전후 Vmin을 빼면 공정 변동이 사라지고 측정 잡음만 남는다. 잠재 결함이 자란 칩은 오른쪽으로 떨어져 나온다. 한계를 3σ로 두면 정상 칩의 과잉 불량은 약 0.1% 남짓이다.

방법	어디서	시간	잘 잡는 것	약점
패키지 번인(동적)	번인 오븐	수~48 h	온도·전압 기구 전반	비용, 소켓, 열폭주, 패키지 후 폐기
웨이퍼 레벨 번인	웨이퍼 접촉기	수 h	KGD가 필요한 다이	대전류, 접촉기 비용, 온도 균일성
HVST	ATE	0.1~2 s	산화막 약점	온도 기구 못 잡음, 과스트레스 위험
ΔIDDQ·ΔVmin	ATE (전후 측정)	수십 ms 추가	스트레스로 변하는 결함	측정 반복성, 온도 보정 필요
통계적 이상치(PAT·GDBN)	테스트 데이터 후처리	0	분포에서 벗어난 칩, 나쁜 이웃	과잉 불량, 원인 불명(12장)

표본 번인: 끄되 지켜본다

대체 스크린으로 전수 번인을 끈 뒤에도 매 로트에서 수백 개를 뽑아 번인하는 표본 번인(Sample burn-in, burn-in monitor)을 계속한다. 탈락률이 기준선 안에 있으면 그대로 출하하고, 탈락이 튀면 그 로트를 전수 번인으로 돌린다. 공정이 언제 다시 나빠질지 모르기 때문에 감시 장치는 남겨 두는 것이다.

신뢰성 시험과 자동차 등급

번인이 출하하는 칩 하나하나를 거르는 스크린이라면, 신뢰성 인증 시험(Qualification)은 제품과 공정이 수명 목표를 만족한다는 것을 표본으로 증명하는 시험이다. JEDEC JESD47과 자동차용 AEC-Q100이 시험 항목과 표본 수를 정한다. 대표가 둘이다.

HTOL(High temperature operating life): 3개 로트에서 77개씩 231개를 125 °C 안팎, 최대 동작 전압 이상에서 1,000시간 동작시키고 실패 수를 센다. 무작위·마모 구간의 고장률(FIT)을 보증한다.
ELFR(Early life failure rate): 3개 로트에서 800개씩 약 2,400개를 48~168시간 번인 조건으로 돌린다. 초기 고장 비율(DPPM)을 보증한다.

문제는 실패가 0개일 때다. 231개를 1,000시간 돌려 하나도 안 죽었다고 고장률이 0인 것은 아니다. 관측한 소자·시간 안에서는 고장이 우연히 안 났을 수 있으므로, 통계적으로 "이 정도 이하라고 말할 수 있다"는 신뢰 상한을 쓴다. 일정 고장률의 지수 수명 모형에서, 실제 누적 소자·시간을 사용하면 실패 $r$개를 관측했을 때 고장률의 신뢰 상한은 카이제곱 분포로 쓸 수 있다.

$$\lambda_{U} = \frac{\chi^2_{CL,\;2r+2}}{2\,D}\times10^{9}\ \text{FIT}$$

$D=AF[(N-r)t+\sum_i t_i]$: 실제 누적 등가 소자·시간(h). 고장 난 칩은 고장 시각 $t_i$까지만 센다. 실패 0이면 $D=N t AF$. $N$: 표본 수 · $t$: 시험 시간(h) · $AF$: 가속 계수 · $\chi^2_{CL,\nu}$: 자유도 $\nu$인 카이제곱 분포의 CL 분위수. 지수 수명 모형에서 실패 후 교체하지 않는 시험의 양의 실패 수에 대한 χ² 상한은 근사다. 실패 0개, CL 60%이면 $\chi^2 = 1.83$, 90%이면 4.61

TB-7을 231개 × 1,000 h, AF 350에서 시험해 실패가 0개면 등가 소자·시간은 $231\times1000\times350 = 8.1\times10^{7}$ h이고, 60% 신뢰 상한은 $1.83/(2\times8.1\times10^7) \approx 1.1\times10^{-8}$/h, 곧 약 11 FIT다. 90%로 올리면 약 28 FIT가 된다. 실패가 1개 나오면 자유도가 4로 늘어, 고장 시각에 따른 소자·시간 감소가 작을 때 60% 상한이 약 25 FIT가 된다. 실제 시험 시간은 고장 칩의 고장 시각과 생존 칩의 시험 종료 시각을 합산한다. 표본을 몇 배로 늘리지 않는 한 "몇 FIT 이하"라는 주장은 이 정도가 한계다.

SIMULATOR

HTOL·ELFR 시험과 χ² 신뢰 상한

시험

신뢰 수준

표본 수 N 시험 시간 t 가속 계수 AF (숨은) 실제 고장률

등가 소자·시간—

관측 실패 r—

χ² 분위수 (자유도)—

신뢰 상한—

점 추정 (FIT 또는 DPPM)—

해볼 것: ① 기본값(231개 × 1,008 h, AF 350, 실패 0)에서 60% 상한이 약 11 FIT인 것을 확인한다. 90%로 올리면 2.5배가 된다. ② "시험 실행"을 누르면 숨은 실제 고장률로 시험을 한 번 돌려 본다. 위 격자에서 칩이 시간에 따라 하나씩 죽는다. 실제 20 FIT라도 실패 0개가 자주 나오고, 그때 계산한 상한은 실제보다 낮을 수도 있다. 몇 번 돌려 신뢰 상한이 실제 값을 덮는 비율이 신뢰 수준과 비슷한지 보자. ③ ELFR로 바꾸면 2,400개 × 48 h에서 실패 0이어도 60% 상한이 약 380 ppm이다. 50 DPPM 같은 목표를 시험으로 증명하려면 표본이 얼마나 필요한지 N을 올려 확인한다. (가정: HTOL은 일정 고장률의 지수 수명과 실패 후 미교체, AF는 시험 전체에 하나다. ELFR의 양의 실패 수 상한은 낮은 불량률에서의 포아송 근사이며, DPPM은 시험 기간 $t\cdot AF$에 대한 누적 비율.)

자동차 등급: 0 DPPM을 지향한다

스마트폰의 칩이 고장 나면 사용자는 기기를 바꾸지만, 자동차의 칩이 고장 나면 리콜과 안전 문제가 된다. 자동차용 칩은 AEC-Q100의 온도 등급에 따라 시험 조건이 정해지고, 고객은 수십 ppm이 아니라 한 자리 ppm, 나아가 "0 DPPM"을 목표로 요구한다. 0이라는 숫자는 달성할 수 있는 값이라기보다 "불량 하나하나를 추적해 원인을 없앤다"는 태도의 표현이다. 그 수단이 번인, 이상치 스크리닝(12장의 PAT·GDBN, AEC-Q001), 그리고 반품 칩 하나하나의 고장 분석이다.

AEC-Q100 등급	주변 온도 범위	대표 용도	HTOL 조건(대표)
Grade 0	−40 ~ 150 °C	엔진룸, 변속기	150 °C, 1,000 h
Grade 1	−40 ~ 125 °C	엔진룸 주변 대부분	125 °C, 1,000 h
Grade 2	−40 ~ 105 °C	실내 고온부	105 °C, 1,000 h
Grade 3	−40 ~ 85 °C	실내(인포테인먼트)	85 °C, 1,000 h

TB-7은 모바일 SoC이므로 자동차 등급을 요구받지 않는다. 같은 설계를 자동차용으로 팔려면 웨이퍼 테스트를 저온·상온·고온 세 번 하고, 번인을 끄지 않으며, PAT를 필수로 넣고, 보증 수명 15년에 맞게 마모 여유를 다시 계산해야 한다. 같은 실리콘이라도 테스트 흐름이 달라지면 다른 제품이 된다.

TB-7 TEST PLAN테스트 계획서 · 11장

번인 2시간(가속 약 350배), 안정 후 HVST + 표본 번인

TB-7은 모바일 제품이라 칩 한 개의 현장 고장 비용(약 $500)에 비해 전수 번인의 비용이 크다. 번인 조건은 125 °C·0.90 V로 정했다. 온도 가속 $AF_T \approx 78$($E_a$ = 0.7 eV, 55 → 125 °C), 전압 가속 $AF_V \approx 4.5$($\gamma$ ≈ 10/V, 0.75 → 0.90 V)로 전체 약 350배다. 번인 2시간은 사용 약 700시간, 곧 한 달 남짓의 초기 고장을 공장 안에서 보낸다. 양산 초기에 약한 칩이 약 2,000 ppm이라면 2시간이 총비용의 최적점이고, 약한 칩의 약 93%를 걸러 낸다. 공정이 익어 약한 칩이 수백 ppm으로 내려가면 같은 번인이 손해가 된다. 그때는 파이널 테스트의 HVST(약 1.3× 전압, 1 s 미만)와 스트레스 전후 ΔVmin(한계 +15 mV) 스크린으로 대체하고, 로트마다 표본 번인으로 탈락률을 감시한다. 번인 오븐에서는 고누설 칩의 열폭주를 막기 위해 소켓별 온도 제어로 접합 온도를 125 °C에 맞춘다.

이 장의 결정양산 초기 전수 번인 2 h(125 °C·0.90 V), 안정 후 HVST + ΔVmin + 표본 번인. 소켓별 온도 제어. HTOL 231개 × 1,000 h로 신뢰성 인증.

근거 숫자AF ≈ 78 × 4.5 ≈ 350, 2 h ≈ 700 h. 첫 1년 고장 약 590 → 120 ppm(약한 칩 500 ppm 기준). HTOL 실패 0개 → 60% 상한 약 11 FIT.

남은 문제번인을 끈 뒤 잠재 결함 후보를 테스트 데이터만으로 어떻게 골라낼까? 분포에서 벗어난 칩과 나쁜 이웃을 둔 칩(12장의 PAT·GDBN).

핵심 정리

잠재 결함은 지금은 동작하지만 사용 중 자라서 고장이 되는 결함이다. 칩 집단의 고장률은 초기 고장·무작위·마모의 욕조 곡선을 그리고, 초기 고장이 줄어드는 것은 약한 칩이 먼저 빠지기 때문이다.
와이블 분포의 형상 모수 β가 고장률의 모양을 정한다(β < 1 감소, = 1 일정, > 1 증가). 와이블 플롯에서 하나의 집단은 직선이고, 꺾임은 약한 부분 모집단이 섞였다는 신호다.
가속 계수는 아레니우스 온도 가속과 지수형 전압 가속의 곱이다. TB-7은 78 × 4.5 ≈ 350배라 번인 2시간이 사용 약 700시간과 같다. $E_a$의 불확실성이 계산 전체를 좌우한다.
번인 효과는 수확 체감이고 비용은 시간에 비례한다. 현장 고장 비용과 번인 비용의 합이 U자를 그리며, 고정 비용 때문에 "번인 안 함"과 비교해야 한다. 약한 칩 비율이 내려가면 같은 번인이 손해가 된다.
누설이 큰 칩은 번인 중 열폭주한다. 조건은 $\theta_{JA}\,dP/dT \ge 1$. 누설이 칩마다 달라 한 오븐 온도로는 해결되지 않으므로 소켓별 온도 제어가 필요하다.
웨이퍼 레벨 번인은 패키지 전에 약한 다이를 버려 KGD를 만든다. HVST·ΔIDDQ·ΔVmin은 ATE에서 짧게 끝나는 번인 대체 스크린이고, 표본 번인으로 감시를 유지한다.
신뢰성 시험의 결과는 χ² 신뢰 상한으로 읽는다. 231개 × 1,000 h × AF 350, 실패 0개면 60% 상한 약 11 FIT. 자동차 등급은 AEC-Q100 온도 등급과 0 DPPM 지향으로 더 엄격한 흐름을 요구한다.

확인 퀴즈

칩 집단의 고장률이 사용 초기에 시간에 따라 줄어드는 가장 알맞은 이유는?

개별 칩은 늙기만 한다. 고장률의 감소는 집단의 구성이 바뀌는 효과다. 그래서 번인은 칩을 고치는 것이 아니라 약한 칩을 미리 골라 죽이는 공정이다.

번인 조건을 125 °C·0.90 V에서 125 °C·0.95 V로 바꿨다. γ = 10 /V일 때 전체 가속 계수는 약 몇 배가 되는가? (원래 약 350배)

전압 가속은 지수형이므로 0.05 V를 더 올리면 $e^{10\times0.05} = e^{0.5} \approx 1.65$배가 곱해진다. 350 × 1.65 ≈ 580. 전압 0.05 V가 온도 수십 °C에 맞먹는 효과를 낼 수 있지만, 누설과 자체 발열도 함께 커져 열폭주 위험이 늘어난다.

번인 오븐에서 일부 칩만 열폭주한다. 오븐 온도를 낮추는 대신 소켓별 온도 제어를 쓰는 주된 이유는?

같은 오븐 온도에서 접합 온도는 $T_a + \theta P$로 칩마다 다르다. 누설이 큰 칩에 맞춰 오븐을 낮추면 나머지 칩은 덜 스트레스를 받아 번인 효과가 줄고, 높이면 누설이 큰 칩이 폭주한다. 소켓마다 냉각·가열을 따로 하면 모든 칩을 같은 접합 온도에 둘 수 있다.

HTOL에서 표본 231개를 1,000시간(AF 350) 시험해 실패가 0개였다. 60% 신뢰 상한으로 말할 수 있는 고장률은? ($\chi^2_{0.6,2} = 1.83$)

등가 소자·시간 = 231 × 1000 × 350 ≈ 8.1 × 10⁷ h. $\lambda_U = 1.83 / (2 \times 8.1\times10^7) \approx 1.13\times10^{-8}$/h ≈ 11 FIT. 실패 0개는 고장률 0이 아니라 "이 정도 이하"라는 상한만 준다.