Chapter 10

셔무, 특성 평가와 가드밴드

테스트는 결국 숫자 하나를 한계와 비교하는 일이다. 그런데 그 숫자도, 그 한계도 저절로 주어지지 않는다. 칩이 어떤 전압과 주파수에서 동작하는지를 먼저 넓게 훑어 지도를 그리고(특성 평가), 그 지도에서 양산 테스트가 확인할 점 몇 개를 고른다. 측정값은 매번 조금씩 흔들리므로 한계를 사양보다 조금 안쪽에 둔다. 그 "조금"을 크게 잡으면 멀쩡한 칩을 버리고, 작게 잡으면 나쁜 칩을 고객에게 보낸다. 이 장은 셔무 플롯에서 시작해 측정 시스템의 품질을 숫자로 재고, 가드밴드가 과잉 불량과 유출을 어떻게 맞바꾸는지 계산한다.

특성 평가와 양산 테스트의 목적·규모·결과물을 구분한다.
셔무 플롯을 읽고, 모양에서 속도 경로·저전압 실패·누설·불안정의 원인을 추정한다.
선형 탐색과 이분 탐색으로 Vmin을 찾을 때 걸리는 시간과 측정 잡음의 영향을 비교한다.
반복성과 재현성을 분리하는 게이지 R&R을 계산하고 %GRR로 측정 시스템을 판정한다.
참값과 측정값의 결합 분포에서 과잉 불량과 유출을 계산하고, 가드밴드와 Cpk로 테스트 한계를 정한다.

특성 평가와 양산 테스트

같은 테스터, 같은 프로그램 언어를 쓰더라도 테스트에는 성격이 전혀 다른 두 가지가 있다. 특성 평가(Characterization)는 "이 칩은 어떤 조건까지 동작하는가"를 묻는다. 수백 개의 칩을 골라 전압·주파수·온도를 넓게 바꿔 가며 경계를 찾는다. 공정 중심에서 일부러 빠르게, 느리게 만든 코너 로트(Skew lot, corner lot)도 함께 잰다. 칩 하나에 몇 분에서 몇 시간을 써도 된다. 결과물은 지도이고, 그 지도에서 데이터시트 사양과 양산 테스트 한계가 나온다.

양산 테스트(Production test)는 "이 칩은 사양을 지키는가"만 묻는다. 경계를 찾지 않고 정해진 몇 점에서 합격·불합격만 본다. 칩당 몇 초다. 연간 1,000만 개를 출하하는 TB-7에서 파이널 테스트를 1초 늘리면 테스트 셀 시간이 연 약 2,800시간, 비용이 약 $70만 늘어난다(13장). 그래서 양산은 특성 평가가 알려 준 가장 위험한 점만 고른다.

지도를 그리는 테스트와 문을 지키는 테스트. 특성 평가는 격자 전체를 재서 경계를 찾고, 양산은 그 경계에서 여유를 두고 고른 몇 점만 잰다. 양산의 한계가 맞는지는 특성 평가 데이터가 보증한다.

둘 사이에 다리가 하나 더 있다. 양산 초기에는 일부 칩에서 특성 평가용 측정(예: Vmin 탐색값)을 계속 남겨 분포를 감시한다. 공정이 바뀌어 분포가 움직이면 한계를 다시 정한다. 양산이 안정되면 이 측정은 표본으로 줄이거나 12장의 적응형 이상치 스크린에 쓰는 값으로 남긴다.

셔무 플롯

셔무 플롯(Shmoo plot)은 두 조건을 가로·세로 축으로 놓고 격자의 각 점에서 같은 테스트를 돌려 합격·불합격을 칠한 그림이다. 이름은 1940년대 만화에 나오는 둥글넓적한 생물에서 왔다. 합격 영역의 모양이 그 생물을 닮았기 때문이다. 가장 흔한 축은 전원 전압 × 주파수(또는 클록 주기)이고, 전압 × 입력 타이밍(셋업·홀드), 전압 × 온도도 쓴다.

셔무 플롯 읽기. 초록은 합격, 빨강은 불합격이다. 전압이 높을수록 트랜지스터가 빨라져 더 높은 주파수에서 동작하므로 합격 영역의 오른쪽 위 경계는 비스듬하다. 왼쪽에는 SRAM 셀이 쓰기·읽기에 실패하는 전압에서 수직 벽이 선다. 사양 창(굵은 상자)이 합격 영역 안에 여유 있게 들어가야 한다. TB-7 대표 다이는 2.8 GHz에서 Vmin ≈ 0.66 V로 사용 하한 0.70 V까지 약 40 mV의 여유가 있다.

셔무에서 읽는 숫자는 두 가지다. 한 주파수에서 동작하는 최저 전압 Vmin, 한 전압에서 동작하는 최고 주파수 Fmax다. 둘은 같은 경계를 다른 방향으로 자른 것이다. 경계의 기울기는 트랜지스터 지연의 전압 의존성에서 나온다. 알파 거듭제곱 법칙(Alpha-power law)으로 근사하면 다음과 같다.

$$f_{\max}(V) \propto \frac{(V - V_{t})^{\alpha}}{V}$$

$V_t$: 실효 문턱 전압, $\alpha$: 속도 포화 지수(1~2). 이 장의 모델은 TB-7의 5 nm급 코어를 $V_t \approx 0.2$ V, $\alpha \approx 1.1$로 맞췄다. 0.75 V에서 3.0 GHz, 0.66 V에서 2.8 GHz, 0.90 V에서 약 3.26 GHz가 된다. 높은 전압 쪽에서 주파수가 포화하는 것이 보인다.

온도는 경계를 움직인다. 높은 전압에서는 온도가 오르면 이동도가 줄어 느려진다. 그런데 5 nm급 공정의 낮은 전압에서는 반대로 온도가 오르면 문턱 전압이 내려가 오히려 빨라진다. 이를 온도 역전(Temperature inversion)이라 한다. 그래서 Vmin의 최악 조건은 고온이 아니라 저온인 경우가 많고, 파이널 테스트를 저온과 고온에서 모두 하는 이유가 된다.

SIMULATOR

셔무 플롯 생성기: 테스터처럼 격자 채우기

합격불합격사양 창 (0.70~0.80 V, 2.8 GHz)모델 경계

다이의 성격

온도 측정 속도 사양 창 표시 모델 경계선 표시

Vmin @ 2.8 GHz (격자 / 정밀)—

Fmax @ 0.75 V—

전압 여유 (0.70 − Vmin)—

측정한 점 / 테스터 시간—

진단—

해볼 것: ① "정상"에서 온도를 −40 °C와 125 °C로 바꿔 가며 경계가 어떻게 움직이는지 보자. 낮은 전압 쪽은 저온이, 높은 전압 쪽은 고온이 불리하다(온도 역전). ② "느린 경로"는 전압을 올려도 주파수 천장이 거의 오르지 않는다. 사양 창의 위 모서리가 깨진다. ③ "저온 Vmin"을 −40 °C로 내리면 왼쪽 벽이 사양 창 바로 옆까지 온다. 상온 테스트만 했다면 놓쳤을 다이다. ④ "간헐적 불안정"은 측정할 때마다 구멍의 자리가 바뀐다. 캔버스를 누르면 그 점 하나만 다시 잰다. (모델: f_max ∝ (V − 0.2)^1.1/V, 0.75 V·25 °C에서 3.0 GHz. 온도 계수와 성격별 결함은 교육용 근사다. 한 점에 10 ms가 걸린다고 보았다.)

셔무 모양 읽기

셔무의 모양은 원인을 말해 준다. 경험 많은 엔지니어는 그림 한 장으로 "속도 경로 문제", "SRAM 문제", "전원 문제"를 가른다. 원리는 간단하다. 각 실패 메커니즘이 전압과 주파수에 서로 다르게 반응하기 때문이다. 트랜지스터 지연은 전압에 민감하고, 배선 RC 지연은 거의 둔감하며, SRAM 안정성은 주파수에 둔감하고, 누설과 발열은 높은 전압에서만 문제가 된다.

여섯 가지 셔무 모양. 모두 가로축 전압(0.55~0.90 V), 세로축 주파수(1.6~3.6 GHz), 굵은 상자는 사양 창이다. 모양만 보고 원인 후보를 좁힌 뒤, 해당 블록만 따로 시험하는 패턴으로 확인한다.

모양	특징	흔한 원인	다음 단계
정상	비스듬한 속도 경계 + 왼쪽 수직 벽	트랜지스터 지연, SRAM Vmin	여유만 확인
느린 경로	높은 전압에서도 천장이 거의 평평	저항성 비아·콘택, 전압에 둔감한 RC 지연(5장의 지연 결함)	경로 지연 패턴으로 실패 경로 찾기
저전압 실패	왼쪽 벽이 오른쪽으로 이동	약한 SRAM 비트, 보존 실패, 저온에서 악화	MBIST를 낮은 전압으로 돌려 비트 맵(7장)
고전압 실패	오른쪽이 막힘	누설 증가·자기 발열, 산화막 약점, 래치업 경향	IDDQ와 온도 측정(4장)
불안정·구멍	경계가 들쭉날쭉, 재측정 때 자리 이동	전원 잡음, 클록 지터, 접촉 불량, 결합 잡음	같은 점 반복 측정, 프로브·소켓 점검
벽돌벽	전압과 무관한 수평 경계	PLL 잠금 범위, 테스터 타이밍 한계, 홀드 위반이 아닌 고정 지연 논리	테스터 설정과 클록 경로부터 의심

테스터가 만든 셔무 셔무가 이상할 때 가장 먼저 의심할 것은 칩이 아니라 측정이다. 테스터의 스트로브 타이밍이 주파수에 따라 잘못 계산되면 벽돌벽이 생기고, 전원 공급 장치의 응답이 느리면 높은 주파수·높은 전류 영역에서 구멍이 생긴다. 같은 칩을 다른 사이트, 다른 테스터에서 다시 그려 모양이 따라가는지 확인한다.

Vmin·Fmax 탐색

셔무는 아름답지만 비싸다. 21 × 21 격자에 점당 10 ms면 4.4 s로, 파이널 삽입 시간을 거의 다 쓴다. 양산에서 Vmin 값 자체가 필요할 때(속도 등급, 적응형 전압 조정 AVS, 이상치 스크린)는 한 주파수에서 전압만 바꿔 경계를 찾는다. 방법은 두 가지다.

선형 탐색(Linear search)은 높은 전압에서 시작해 한 칸씩 내려가다 처음 실패하는 곳에서 멈춘다. 0.80 V에서 5 mV씩 내려가 0.66 V를 찾으면 29번을 측정한다. 단순하고, 내려오는 동안의 통과·실패 기록이 그대로 남아 진단에 쓸 수 있다. 이분 탐색(Binary search)은 구간의 가운데를 재고 결과에 따라 구간을 반으로 줄인다. 0.55~0.85 V(300 mV)를 5 mV 분해능으로 좁히는 데 $\lceil\log_2 60\rceil = 6$번이면 된다. 측정 잡음이 가우스라면 오판은 경계에서 σ 안쪽을 잴 때만 생기므로 이분 탐색도 크게 틀리지 않는다. 위험한 것은 경계와 무관하게 가끔 생기는 가짜 실패(Glitch fail)다. 전원 순간 강하나 접촉 순간 불량으로 첫 단계가 실패로 나오면 이분 탐색은 엉뚱한 반쪽으로 가서 되돌아오지 못한다. 선형 탐색도 가짜 실패에서 멈추는 것은 같고, 측정 횟수가 다섯 배라 노출될 기회는 더 많다.

선형 탐색과 이분 탐색. 왼쪽: 한 칸씩 내려가다 처음 실패(빨강)에서 멈춘다. 오른쪽: 구간을 반씩 좁힌다. 첫 측정(0.70 V)이 가짜 실패로 나오면 이후의 모든 측정은 0.70~0.85 V 안에서만 이루어지고, 결과는 참값보다 40 mV 이상 높게 나온다.

그래서 어느 방법이든 실패 판정을 한 번 더 확인한다(실패하면 재시도해 두 번 연속 실패일 때만 실패로 본다). 실무에서는 둘을 섞기도 한다. 지난 다이들의 Vmin 분포에서 시작점을 정하고(예: 평균 + 3σ), 큰 걸음으로 내려가다 실패하면 작은 걸음으로 되짚거나, 이분 탐색의 마지막 몇 단계를 반복 측정으로 확인한다. Fmax도 같은 방식으로 주기를 바꿔 찾는다.

SIMULATOR

Vmin 탐색: 선형 vs 이분, 잡음이 있을 때

통과실패참 Vmin선형 오차 분포이분 오차 분포

방법

분해능(걸음) 측정 잡음 σ 가짜 실패 확률 실패하면 한 번 재시도 한 점 측정 시간

이번 다이: 참 / 측정—

측정 횟수 / 시간—

선형: 평균 오차 · σ · 시간—

이분: 평균 오차 · σ · 시간—

|오차| > 20 mV 비율 (선형 / 이분)—

해볼 것: ① "한 다이 탐색"을 몇 번 눌러 측정이 진행되는 모습을 보자. 같은 전압에 점이 두 개 찍히면 재시도한 것이다. ② "1,000개 다이 반복"을 누르면 두 방법의 오차 분포가 오른쪽(좁은 화면에서는 아래)에 겹쳐 그려진다. 가짜 실패 1%에서 선형 탐색은 약 다섯 다이 중 하나가 20 mV 넘게 높게 나온다. 측정을 29번이나 하니 가짜 실패를 만날 기회가 많기 때문이다. 이분 탐색은 6번만 재서 약 1%만 크게 틀린다. ③ "실패하면 한 번 재시도"를 켜면 두 방법 모두 큰 오차가 거의 사라진다. 대가는 측정 횟수 증가다. ④ 가짜 실패를 0으로 두면 가우스 잡음만 남는다. 이때 두 방법의 정확도는 비슷하고(오차 σ ≈ 측정 잡음) 이분 탐색이 다섯 배 빠르다. (모델: 참 Vmin ~ N(0.66 V, 8 mV). 한 번 잴 때마다 통과 문턱이 σ만큼 흔들리고, 별도로 가짜 실패가 확률 p로 생긴다. 선형은 0.80 V에서 시작, 이분은 0.55~0.85 V.)

측정 시스템 분석과 게이지 R&R

같은 칩을 같은 소켓에서 두 번 재면 같은 값이 나오지 않는다. 다른 사이트, 다른 테스터에서 재면 더 다르다. 측정값의 분산은 칩 자체의 차이와 측정의 흔들림이 더해진 것이다. 측정 시스템이 쓸 만한지 판단하려면 이 둘을 나눠야 한다. 이 작업이 측정 시스템 분석(MSA, Measurement system analysis)이고, 그 핵심 실험이 게이지 R&R(Gauge repeatability and reproducibility)이다.

분산의 분해. 반복성(Equipment variation)은 같은 조건에서 다시 잴 때의 흔들림이고, 재현성(Appraiser variation)은 원래 측정자가 바뀔 때의 차이인데 테스트에서는 사이트·테스터·로드보드가 바뀔 때의 차이다.

전형적인 실험은 칩 10개 × 사이트(또는 테스터) 3곳 × 반복 3회로 90번을 잰다. 같은 칩·같은 사이트의 반복 측정 산포에서 반복성을, 사이트별 평균의 차이에서 재현성을, 칩별 평균의 차이에서 칩 간 변동을 뽑는다(분산 분석). 판정은 측정 변동을 공차나 전체 변동과 비교해서 한다.

$$\%\mathrm{GRR}_{\text{공차}} = \frac{6\,\sigma_{GRR}}{USL - LSL}\times 100\%, \qquad \%\mathrm{GRR}_{TV} = \frac{\sigma_{GRR}}{\sigma_{total}}\times 100\%, \qquad ndc = 1.41\,\frac{\sigma_{part}}{\sigma_{GRR}}$$

공차 기준 %GRR을 P/T 비(Precision-to-tolerance ratio)라고도 한다. 관례적 판정: 10% 미만 양호, 10~30% 조건부(용도·비용에 따라 허용), 30% 초과 부적합. ndc(구별 가능한 범주 수)는 5 이상이어야 칩들을 의미 있게 구별할 수 있다.

TB-7의 예를 들자. 12비트 ADC의 기준 전압 VREF는 1.200 V ± 30 mV(공차 60 mV)로 사양이 정해져 있다. 반복성 σ 0.6 mV, 사이트 간 σ 0.5 mV이면 $\sigma_{GRR} = \sqrt{0.6^2+0.5^2} \approx 0.78$ mV, P/T = 6 × 0.78 / 60 ≈ 7.8%로 양호하다. 같은 계산을 Vmin에 하면 이야기가 달라진다. Vmin 탐색의 반복성은 σ ≈ 5 mV인데, 칩 간 Vmin 산포도 σ ≈ 8 mV에 불과하다. %GRR_TV가 50%를 넘는다. 측정이 칩의 차이를 겨우 구별하는 수준이다. 이런 측정은 버릴 수 없으므로(Vmin은 꼭 봐야 한다) 다음 절의 가드밴드로 오차를 흡수한다.

SIMULATOR

게이지 R&R 실험: 칩 10개 × 사이트 3곳 × 3회

사이트 1사이트 2사이트 3

측정 대상

반복성 σ_EV 사이트 간 σ_AV 칩 간 σ_part

추정 σ_EV · σ_AV—

%GRR (공차, P/T)—

%GRR (전체 변동)—

ndc—

판정—

해볼 것: ① 처음 상태(VREF)는 P/T 약 8%로 양호하다. "다시 측정"을 여러 번 눌러 추정값이 실험마다 얼마나 흔들리는지 보자. 90회 측정으로도 %GRR은 ±2%p쯤 오간다. ② 사이트 간 σ를 3 mV로 올리면 오른쪽 막대에서 재현성이 커지고, 왼쪽 그래프에서 같은 칩의 세 색 점이 층을 이루어 갈라진다. 반복성 문제(점이 고르게 퍼짐)와 모양이 다르다. ③ "Vmin"을 고르면 TB-7의 Vmin 탐색(반복성 5 mV, 칩 간 8 mV)이 된다. P/T와 ndc가 얼마나 나쁜지 보자. (모델: 측정값 = 참값 + 사이트 오프셋 + 반복 잡음, 모두 정규. 분산 분석에서 상호작용은 무시했다. 공차는 VREF 60 mV, Vmin은 사용 전압 범위 0.70~0.80 V를 빌려 100 mV로 두었다.)

테스트 한계와 가드밴드

사양 한계(Specification limit)는 고객에게 약속한 값이다. TB-7은 0.70 V, 2.8 GHz(빈 B)에서 동작해야 한다. 즉 참 Vmin이 0.70 V 이하여야 양품이다. 테스트 한계(Test limit)는 테스터가 실제로 비교하는 값이다. 둘을 같게 두면 어떻게 될까? 참 Vmin이 0.705 V인 불량 칩이 측정 잡음으로 0.695 V로 재지면 통과한다. 측정 오차가 있는 한, 사양 한계에서 판정하면 경계 근처의 불량 일부가 반드시 새어 나간다.

그래서 테스트 한계를 사양보다 측정 오차만큼 엄격한 쪽으로 옮긴다. 이 간격이 가드밴드(Guardband)다. Vmin처럼 "이하여야 하는" 값이면 테스트 한계를 아래로 내린다. 실제로는 0.70 − 0.015 = 0.685 V에서 기능 테스트를 돌려 통과하는지 본다. 반복성 σ = 5 mV의 3배인 15 mV를 두면, 경계에 딱 걸친 불량 칩이 측정 잡음으로 통과할 확률은 $Q(3) \approx 0.13\%$로 떨어진다.

가드밴드. 테스트 한계를 사양 한계보다 GB만큼 엄격하게 두면 경계 바로 바깥의 불량이 측정 잡음으로 통과하는 일이 줄어든다(유출 감소). 대신 사양과 테스트 한계 사이에 든 양품, 그리고 잡음으로 테스트 한계를 넘어 보이는 양품을 버린다(과잉 불량). 그림의 꼬리는 과장했다.

가드밴드는 측정 오차만 담는 것이 아니다. 테스트 온도와 사용 온도의 차이, 테스트 전원과 실제 보드 전원의 잡음 차이, 노화(11장의 NBTI 등으로 수명 동안 Vmin이 20~30 mV 오를 수 있다)도 가드밴드나 별도의 여유로 들어간다. 이 장은 측정 오차만 다룬다.

과잉 불량과 유출 계산

칩 하나는 참값 $x$와 측정값 $y = x + e$를 갖는다. 사양으로 보면 양품($x \le S$)과 불량($x > S$)으로, 테스트로 보면 합격($y \le T$)과 불합격($y > T$)으로 나뉜다. 두 기준을 겹치면 네 칸이 생긴다. 양품-합격과 불량-불합격은 맞는 판정이다. 과잉 불량(Overkill, yield loss)은 양품인데 불합격, 유출(Escape, test escape)은 불량인데 합격이다.

$$\text{과잉 불량} = \int_{-\infty}^{S} p(x)\, Q\!\left(\frac{T - x}{\sigma_e}\right) dx, \qquad \text{유출} = \int_{S}^{\infty} p(x)\left[1 - Q\!\left(\frac{T - x}{\sigma_e}\right)\right] dx$$

$p(x)$: 참값의 분포, $\sigma_e$: 측정 오차(반복성), $S$: 사양 한계, $T = S - GB$: 테스트 한계, $Q$: 표준 정규 꼬리 확률. 유출을 합격 칩 수로 나누면 DPPM이 된다.

TB-7의 참 Vmin 분포를 두 집단의 혼합으로 두자. 대부분(99.5%)은 평균 0.66 V, σ 8 mV의 정규분포이고, 0.5%는 국소 결함이나 약한 SRAM 비트 때문에 평균 0.69 V, σ 15 mV로 밀린 꼬리 집단이다. 이때 참 불량(0.70 V 초과)은 약 1,260 DPPM이다. 측정 σ 5 mV로 계산하면 다음과 같다.

가드밴드	테스트 한계	과잉 불량	유출	판단
0 mV	0.700 V	~0.02%	~180 DPPM	목표 50 DPPM의 3배 이상, 불가
10 mV (2σ)	0.690 V	~0.20%	~4 DPPM	예산의 8%를 Vmin 하나에 씀
15 mV (3σ)	0.685 V	~0.6%	~0.2 DPPM	TB-7 채택
20 mV (4σ)	0.680 V	~1.9%	~0.01 DPPM	과잉 불량이 급증

과잉 불량은 가드밴드에 대해 지수적으로 늘고 유출은 지수적으로 준다. 0.6%의 과잉 불량은 연 1,000만 개 출하 기준으로 약 6만 개, 파이널 단계의 칩 원가 약 $5로 연 약 $30만이다. 유출 한 개는 고객 보드에서 발견되면 $50, 스마트폰 현장 고장이면 $500이다. 이 숫자들을 넣으면 최적의 가드밴드가 경제적으로 정해진다. 측정 반복성을 5 mV에서 3 mV로 줄이면 8 mV 가드밴드로도 유출이 1 DPPM 아래(약 0.3 DPPM)로 내려가고, 과잉 불량은 약 0.1%로 준다. 측정 시스템에 투자하는 이유가 여기에 있다.

SIMULATOR

가드밴드 트레이드오프: 과잉 불량 vs 유출

양품-합격과잉 불량유출불량-불합격

가드밴드 측정 반복성 σ_e 꼬리 집단 비율 주 집단 평균

과잉 불량—

유출 (합격품 중)—

전체 불합격률—

연간 비용 (과잉 + 유출)—

목표: 유출 ≤ 5 DPPM (50 DPPM 예산의 10%), 과잉 불량 ≤ 1%—

해볼 것: ① 가드밴드를 0에서 30 mV까지 밀며 왼쪽 산점도의 경계선과 오른쪽 곡선 위의 점이 함께 움직이는 것을 보자. 과잉 불량과 유출은 한 곡선 위에서만 움직인다. ② 측정 σ를 2 mV로 줄이면 곡선 전체가 왼쪽 아래로 내려간다. 두 가지를 동시에 좋게 하는 유일한 방법이다. ③ 주 집단 평균을 0.67 V로 올리면(공정이 느려진 로트) 같은 가드밴드에서 과잉 불량이 몇 배가 된다. ④ "목표 맞추기"는 유출 5 DPPM을 지키는 가장 작은 가드밴드를 찾는다. (모델: 참 Vmin = 정규 혼합(주 집단 σ 8 mV, 꼬리 평균 0.69 V·σ 15 mV), 측정 = 참 + N(0, σ_e). 비율은 수치 적분으로 계산. 산점도는 꼬리 집단을 40배 많이 찍어 과장했다. 비용: 과잉 1개 $5, 유출 1개 $50, 연 1,000만 개.)

공정 능력과 Cpk

가드밴드와 측정 오차를 정한 뒤에도 묻게 되는 질문이 있다. "이 분포는 한계에서 충분히 먼가?" 이를 한 숫자로 말하는 것이 공정 능력 지수(Process capability index) Cpk다. 평균에서 가까운 쪽 한계까지의 거리를 3σ 단위로 잰다.

$$C_{pk} = \min\!\left(\frac{USL - \mu}{3\sigma},\ \frac{\mu - LSL}{3\sigma}\right)$$

한쪽 한계만 있으면 그쪽만 쓴다. Cpk 1.0 → 한계 밖 약 1,350 PPM(한쪽), 1.33 → 약 32 PPM, 1.67 → 약 0.3 PPM, 2.0 → 약 0.001 PPM. 자동차 반도체(AEC-Q100 관련 관행)는 핵심 파라미터에 1.67 이상을 요구하는 경우가 많다.

TB-7 파라미터	한계	μ	σ	Cpk	해석
Vmin @ 2.8 GHz (주 집단)	≤ 0.685 V (테스트)	0.660 V	8 mV	1.04	정규분포만 보면 약 0.09%가 걸린다. 과잉 불량의 주된 원천
ADC VREF	1.200 ± 0.030 V	1.202 V	8 mV	1.17	트리밍 후라면 σ를 2 mV로 줄여 Cpk ≈ 4.7
Fmax @ 0.75 V (빈 B 하한)	≥ 2.8 GHz	3.00 GHz	0.18 GHz	0.37	약 13%가 빈 C로 내려간다. 의도된 속도 등급(12장)

Cpk는 정규분포를 가정한다. 이 장의 Vmin처럼 꼬리 집단이 섞인 분포에서는 Cpk가 1을 넘어도 꼬리에서 실제 불량이 훨씬 많이 나올 수 있다. 수율 엔지니어가 Cpk 하나로 판단하지 않고 분포의 꼬리를 직접 그려 보는 이유다. 분포와 수율의 관계는 YieldBook의 파라메트릭 수율 부분이 자세히 다룬다.

사이트 간·테스터 간 상관

멀티 사이트 테스트(3장)에서는 사이트마다 다른 탐침, 다른 로드보드 배선, 다른 전원 채널을 쓴다. 각 경로의 저항과 전원 장치의 교정 오차가 조금씩 다르면, 같은 칩이라도 사이트에 따라 측정값이 체계적으로 밀린다. 사이트 3의 전원 경로가 10 mΩ 더 길고 코어 전류가 3 A면 칩에 걸리는 전압이 30 mV 낮아진다. 이 사이트에서는 Vmin이 30 mV 높게 측정되고, 그 사이트의 칩만 과잉 불량이 크게 는다. 반대로 측정이 낮게 밀린 사이트는 유출을 만든다.

사이트 오프셋과 상관 보정. 사이트 간 차이는 재현성의 한 성분이다. 양산 중에는 사이트별 수율과 파라메트릭 평균을 실시간으로 비교하고, 한 사이트만 벗어나면 그 사이트를 멈추고 점검한다.

사이트 바이어스를 찾는 방법은 간단하다. 다이가 사이트에 무작위로 배정된다면(웨이퍼 위에서 사이트 배치가 위치와 섞이도록 터치다운을 짠다) 사이트별 평균은 통계적으로 같아야 한다. 한 사이트의 평균이 나머지와 $\sigma/\sqrt{n}$의 몇 배 이상 다르면 바이어스다. 다이 500개면 σ 10 mV 분포에서 약 1.3 mV 차이까지 잡아낸다. 수율로 보는 것보다 훨씬 민감하다. 같은 방법을 테스터 간, 로드보드 간, 프로브 카드 간에도 쓴다. 웨이퍼 맵에서 사이트 격자 무늬로 나타나는 가짜 불량은 YieldBook의 웨이퍼 테스트 장에서 맵의 관점으로 다룬다.

SIMULATOR

사이트 간 상관: 4사이트 중 하나가 어긋나면

사이트 3 오프셋 사이트 1 오프셋 사이트당 다이 수 골든 유닛으로 보정 (10개 × 5회)

S1~S4 평균 차 (나머지의 중앙값 대비)—

S1~S4 불합격률—

바이어스로 생긴 과잉 불량 / 유출 (기대값)—

판정 (평균 차 |z| > 4이면 경보)—

해볼 것: ① 사이트 3 오프셋 +8 mV는 불합격률로 보면 눈에 띄지만 다이 수가 적으면 우연과 구별이 어렵다. 다이 수를 100으로 줄이고 "새 로트"를 여러 번 눌러 보자. 평균 차의 z는 훨씬 안정적으로 경보를 낸다. ② 사이트 1을 −10 mV로 밀면 불합격률은 오히려 줄어 "좋은 사이트"처럼 보인다. 실제로는 유출을 만들고 있다. ③ 보정을 켜면 골든 유닛으로 추정한 오프셋을 빼 사이트 간 차이가 0.5 mV 안쪽으로 줄어든다. (모델: 참 Vmin은 가드밴드 시뮬레이터와 같은 혼합 분포, 측정 σ 5 mV, 테스트 한계 0.685 V. 사이트 2·4는 오프셋 0. 기대값은 수치 적분.)

TB-7 TEST PLAN테스트 계획서 · 10장

Vmin 0.66 V, 가드밴드 15 mV, 과잉 불량 0.6%

특성 평가에서 코너 로트를 포함한 다이 수백 개의 셔무를 그렸다. 대표 다이는 2.8 GHz에서 Vmin ≈ 0.66 V로 사용 하한 0.70 V까지 약 40 mV의 여유가 있고, −40 °C에서 왼쪽 벽이 가장 오른쪽으로 오므로 Vmin의 최악 온도는 저온이다. 양산 파이널 테스트에서는 셔무를 그리지 않고, 저온·고온 각 한 번 2.8 GHz에서 기능 패턴을 테스트 한계 전압으로 돌린다. 표본 다이에서는 이분 탐색 + 마지막 단계 반복 확인으로 Vmin 값을 기록해 분포를 감시한다.

Vmin 측정의 반복성은 σ ≈ 5 mV다. 가드밴드는 3σ = 15 mV로 두어 테스트 한계를 0.685 V로 정했다. 참 Vmin 분포(주 집단 0.66 V·σ 8 mV + 꼬리 0.5%)에서 과잉 불량은 약 0.6%, 유출은 약 0.2 DPPM으로 50 DPPM 예산에 거의 영향을 주지 않는다. 파라메트릭 측정(ADC VREF, 누설, 출력 전압)의 게이지 R&R은 공차의 10% 이하로 관리하고(VREF P/T ≈ 8%), 사이트별 평균을 실시간 감시해 |z| > 4면 그 사이트를 멈춘다.

이 장의 결정Vmin 테스트 한계 0.685 V(GB 15 mV = 3σ), 저온·고온 모두. 게이지 R&R ≤ 10%(공차 기준). 사이트 상관은 골든 유닛 보정 + 평균 감시.

근거 숫자Vmin 0.66 V @ 2.8 GHz, σ_meas 5 mV. GB 0 → 유출 ~180 DPPM, GB 15 mV → ~0.2 DPPM, 과잉 불량 ~0.6%(연 약 6만 개).

남은 문제테스트는 지금 동작하는지를 본다. 수명 초기에 죽을 칩(잠재 결함)과 수명 동안 Vmin이 오르는 노화는 어떻게 걸러내는가? (11장 번인)

핵심 정리

특성 평가는 넓은 조건에서 경계를 찾는 지도 그리기이고, 양산 테스트는 그 지도에서 고른 몇 점만 확인한다. 양산의 한계는 특성 평가 데이터가 보증한다.
셔무 플롯은 전압 × 주파수 격자의 합격·불합격 지도다. 비스듬한 속도 경계, 저전압 벽, 고전압 실패, 평평한 천장, 구멍의 모양이 각각 다른 원인을 가리킨다. 5 nm급에서는 온도 역전 때문에 저온이 Vmin의 최악 조건이다.
Vmin 탐색은 선형이 느리지만 잡음에 강하고, 이분 탐색은 빠르지만 경계 근처의 오판에서 회복하지 못한다. 실무는 둘을 섞는다.
측정 변동은 반복성과 재현성(사이트·테스터 차)으로 나뉘며, 게이지 R&R로 분리한다. %GRR(공차) 10% 미만 양호, 30% 초과 부적합, ndc ≥ 5.
가드밴드는 테스트 한계를 측정 오차만큼 엄격하게 옮긴다. 과잉 불량과 유출은 참값·측정값 결합 분포의 두 모서리이고, 가드밴드는 둘을 맞바꾸기만 한다. 둘을 함께 줄이는 길은 측정 오차를 줄이는 것뿐이다.
TB-7: Vmin 0.66 V @ 2.8 GHz, σ 5 mV, GB 15 mV → 과잉 불량 약 0.6%, 유출 약 0.2 DPPM.

확인 퀴즈

어떤 다이의 셔무에서 0.70~0.90 V 전 구간에 걸쳐 2.6 GHz 위가 모두 실패한다. 경계는 전압에 거의 무관하게 평평하다. 가장 먼저 의심할 원인은?

트랜지스터 지연은 전압이 오르면 줄어들므로 정상 경계는 비스듬하다. 전압을 올려도 천장이 움직이지 않으면 지연의 큰 부분이 전압에 둔감한 것(저항성 비아·콘택의 RC)이거나, 칩이 아닌 PLL·테스터 타이밍의 한계다. 완전히 수평이면 테스터 설정부터 확인한다.

게이지 R&R 실험에서 σ_EV = 1.2 mV, σ_AV = 0.9 mV가 나왔다. 사양이 1.200 V ± 30 mV일 때 P/T(공차 기준 %GRR)와 판정은?

$\sigma_{GRR} = \sqrt{1.2^2 + 0.9^2} = 1.5$ mV. P/T = 6 × 1.5 / 60 = 15%. 10~30%라 용도에 따라 허용할 수 있지만 개선 대상이다. 표준편차를 그냥 더하면(2.1 mV → 21%) 틀린다.

가드밴드를 15 mV에서 10 mV로 줄였더니 과잉 불량이 0.6%에서 0.2%로 줄었다. 대신 무엇이 일어나는가?

가드밴드는 같은 곡선 위에서 과잉 불량과 유출을 맞바꿀 뿐이다. 참 불량률(공정)과 측정 반복성(장비)은 가드밴드와 무관하다. 둘을 함께 줄이려면 측정 σ를 줄여야 한다.

4사이트 웨이퍼 테스트에서 사이트 2의 불합격률이 다른 사이트보다 뚜렷이 낮다. 가장 알맞은 해석은?

다이는 사이트에 무작위로 배정되므로 사이트별 수율은 같아야 한다. 한 사이트만 "좋다"면 측정 바이어스가 불량을 통과시키고 있을 가능성이 크다. 평균 차의 통계 검정과 골든 유닛 측정으로 확인하고, 오프셋이면 보정하거나 수리한다.