Chapter 12

빈 분류와 이상치 스크리닝

테스트가 끝나면 다이마다 숫자 하나가 남는다. 합격이면 1, 연속성 불량이면 2, 누설이면 3. 이 숫자, 빈(Bin)은 칩을 물리적으로 어느 통에 넣을지를 정하고, 수율 엔지니어에게 무엇이 잘못됐는지를 알려 주며, 속도 등급에 따라 같은 실리콘을 다른 값에 팔게 한다. 이 장은 빈을 만드는 규칙(테스트 순서와 첫 실패), 빈으로 버는 돈(속도 등급, 다운빈, 하베스팅), 그리고 합격 빈 안에 숨어 있는 위험한 칩을 통계로 찾아내는 방법(PAT, GDBN, 다변량 이상치)을 다룬다. 11장에서 번인을 줄이고 나면, 잠재 결함을 거르는 일은 상당 부분 이 장의 통계적 스크리닝이 맡는다.

하드 빈과 소프트 빈의 역할을 구분하고, TB-7의 하드 빈 8개를 테스트 항목과 연결한다.
첫 실패에서 멈추는 테스트의 기대 시간을 계산하고, 실패 확률/시간 비로 순서를 최적화한다.
Fmax 분포에서 속도 등급별 비율과 웨이퍼당 매출을 계산하고, 수요에 맞춘 다운빈과 코어 하베스팅의 효과를 설명한다.
AEC-Q001의 PAT 한계(중앙값 ± 6σ_robust)를 계산하고, 정적 PAT와 동적 PAT, 평균·표준편차와 견고 통계의 차이를 설명한다.
이웃이 나쁜 좋은 다이(GDBN)와 마할라노비스 거리로 공간·다변량 이상치를 찾고, 잡은 잠재 불량과 수율 비용을 비교한다.
재테스트가 회복하는 수율과 그 위험, 재테스트 대상 빈을 정하는 원칙을 설명한다.

빈이란 무엇인가

빈은 원래 "통"이다. 초기의 핸들러는 테스트가 끝난 칩을 판정 결과에 따라 물리적으로 다른 통에 떨어뜨렸다. 그래서 지금도 테스트 프로그램의 판정 결과를 빈이라 부르고, 두 단계로 나눈다.

하드 빈(Hard bin): 물건을 실제로 가르는 큰 분류다. 핸들러가 칩을 넣는 통, 웨이퍼 맵에서 조립할 다이와 버릴 다이의 구분, 등급별 재고가 하드 빈 단위다. 수가 적다(보통 8~16개).
소프트 빈(Soft bin): 테스트 프로그램이 붙이는 세부 원인 코드다. 어느 테스트, 어느 조건에서 떨어졌는지를 수백 개까지 구분한다. 여러 소프트 빈이 하나의 하드 빈으로 묶인다.

빈의 계층. 테스트 항목마다 실패 원인 코드(소프트 빈)가 붙고, 여러 소프트 빈이 하드 빈 하나로 묶인다. 하드 빈은 물건의 행방을 정하고, 소프트 빈은 원인 분석의 단서가 된다. 하드 빈 색은 이 책의 웨이퍼 맵 공통 색이다.

TB-7은 이 책의 웨이퍼 맵 엔진이 쓰는 하드 빈 8개를 그대로 쓴다. 번호를 정하는 관례는 회사마다 다르지만, 합격을 1로 두고 불량 빈을 테스트 흐름 순서와 비슷하게 놓는 것이 흔하다. 파이널 테스트에서는 속도 등급별 합격 빈(빈 A·B·C)이 따로 생긴다.

하드 빈	이름	대표 소프트 빈(예)	테스트(장)	몰리면 의심할 것
1	합격	속도 등급 A·B·C	전체	—
2	연속성	신호 오픈, 전원 오픈, 핀 쇼트	4장	프로브 접촉, 범프·패드
3	누설	입력 누설, IDDQ, ΔIDDQ	4장	게이트 산화막, 브리지
4	기능·스캔	체인, 고착, 셀 인식	6장	무작위 결함(가장 흔함)
5	속도	천이 LOC, 경로 지연, Vmin	10장	저항성 비아, 트랜지스터 속도 분포
6	메모리	리페어 불가, 퓨즈 실패	7장	SRAM 셀 결함 밀도
7	파라메트릭	PLL 잠금, ADC INL, 센서	9장	아날로그 블록, 공정 편차
8	전원 단락	코어 단락, I/O 단락	4장	금속 브리지, 큰 파티클

빈 설계에서 흔한 실수는 소프트 빈을 너무 거칠게 나누는 것이다. "기능 불량" 하나로 묶어 두면 나중에 수율이 떨어졌을 때 그 안에서 무엇이 늘었는지 알 수 없다. 반대로 하드 빈을 너무 잘게 나누면 핸들러 통과 재고 관리가 복잡해진다. 그래서 정보는 소프트 빈과 STDF 데이터(14장)에 최대한 남기고, 하드 빈은 물건의 행방에 필요한 만큼만 둔다.

테스트 순서와 첫 실패

양산 테스트는 한 항목이라도 실패하면 그 다이의 테스트를 멈춘다. 이것을 첫 실패에서 멈춤(Stop on first fail)이라 한다. 불량 다이에 테스트 시간을 더 쓸 이유가 없기 때문이다. 결과로 빈에는 처음 걸린 항목만 남는다. 전원이 단락된 다이는 스캔도 메모리도 실패했겠지만 빈 8 하나만 기록된다. 그래서 같은 웨이퍼라도 테스트 순서를 바꾸면 빈 분포가 달라진다(이 효과는 YieldBook의 웨이퍼 테스트와 빈 맵 장에서 자세히 다룬다).

반대 방식은 실패해도 계속(Continue on fail)이다. 모든 항목을 다 돌리므로 다이마다 전체 증상을 얻는다. 시간은 더 들지만 진단에는 훨씬 좋다. 그래서 양산 초기나 특성 평가 단계, 또는 표본 다이에만 continue-on-fail을 쓰고, 안정되면 stop-on-fail로 바꾼다.

기대 테스트 시간과 최적 순서

항목 $i$의 시간이 $t_i$, 그 항목에서 처음 실패할 확률이 $p_i$이고 항목끼리 독립이라면, 다이 하나의 기대 테스트 시간은 앞 항목을 모두 통과해야 그 항목에 도달한다는 사실에서 나온다.

$$E[T] = \sum_{i=1}^{n} t_i \prod_{j\lt i} (1 - p_j)$$

합격 다이는 모든 $t_i$를 쓴다. 불량 다이는 처음 실패한 항목까지만 쓴다.

두 이웃 항목 $a, b$의 순서를 바꿔 보면 $a$를 먼저 두는 것이 이득일 조건은 $t_a + (1-p_a)t_b \lt t_b + (1-p_b)t_a$, 정리하면 $p_a/t_a \gt p_b/t_b$다. 곧 실패 확률을 시간으로 나눈 값이 큰 순서로 세우면 기대 시간이 최소가 된다. 싸고 자주 떨어지는 테스트를 앞에 둔다는 직관과 같다. 다만 실제로는 두 제약이 이 규칙을 이긴다. 연속성과 전원 단락은 실패 확률과 상관없이 맨 앞이다. 접촉이 안 됐거나 단락된 다이에 전압을 오래 걸면 탐침이 타기 때문이다. 또 뒤 항목이 앞 항목의 결과를 쓰는 경우(MBIST 결과로 리페어한 뒤 다시 확인)도 순서가 고정된다.

GAME

테스트 순서 최적화

연속성·전원 단락은 맨 앞 고정 실패해도 계속 (continue on fail)

다이당 기대 시간—

처음 순서 대비—

최적값과의 차이—

합격 다이 시간 / 수율—

웨이퍼당 테스트 시간—

해볼 것: ① ↑↓ 버튼으로 순서를 바꿔 아래 그림의 넓이(= 기대 시간)를 줄여 보자. 막대의 폭은 테스트 시간, 높이는 그 항목까지 살아남아 도달하는 다이의 비율이다. 직접 최적값에 얼마나 가까이 가는지가 게임의 목표다. ② "최적 정렬"을 누르면 p/t가 큰 순서로 정렬된다. 시간이 긴 MBIST가 뒤로 가고, 짧고 자주 떨어지는 누설·IDDQ가 앞으로 온다. ③ "실패해도 계속"을 켜면 순서와 무관하게 모든 다이가 3.45 s를 쓴다. 진단 정보의 값이 시간으로 얼마인지 보자. (가정: 항목별 실패는 독립, p는 그 항목에서 떨어지는 다이의 비율, 단일 사이트 기준. 실제 멀티 사이트에서는 터치다운 시간이 가장 오래 걸린 사이트로 정해져 절감이 줄어든다.)

TB-7의 웨이퍼 테스트는 약 3.45 s 분량의 항목으로 이루어진다. 수율이 85%라 다이의 대부분이 끝까지 가므로 순서를 바꿔 얻는 절감은 몇 % 수준이다. 그러나 수율이 낮은 양산 초기에는 절감이 훨씬 커지고, 테스트 셀 시간당 $250의 원가(13장)로 환산하면 웨이퍼 수만 장에 걸쳐 작지 않은 돈이 된다. 순서를 정할 때 함께 따지는 것이 진단성이다. 앞에 둔 항목이 뒤 항목의 불량을 가리면 소프트 빈이 원인을 잘못 말한다.

빈 맵과 빈 파레토

다이마다 찍힌 하드 빈을 웨이퍼 좌표에 칠한 것이 빈 맵(Bin map)이다. 빈 맵의 공간 무늬(가장자리 고리, 군집, 스크래치)를 읽어 공정 원인을 찾는 일은 YieldBook의 빈 맵 장과 무늬 분류 장들이 다룬다. 테스트 엔지니어가 빈 맵에서 먼저 보는 것은 더 단순하다. 어느 빈이 수율을 가장 많이 잃게 하는가, 그리고 그 빈이 진짜 불량인가, 테스트가 만든 가짜 불량인가다.

첫째 질문에는 파레토 차트(Pareto chart)로 답한다. 불량 빈을 개수 순으로 세우고 누적 비율을 겹친다. 보통 두세 개의 빈이 손실의 대부분을 차지하고, 개선은 그 빈부터 한다. 둘째 질문에는 재테스트(Retest)로 답한다. 접촉 불량 같은 가짜 불량은 다시 재면 통과한다. 재테스트 회복률이 높은 빈은 프로브 카드나 접촉 조건을 의심해야 한다(3장).

SIMULATOR

하드 빈 파레토와 빈 맵

범위

빈 2(연속성) 다이 재테스트 가장자리 누설 무늬 포함

수율—

1위 불량 빈—

상위 2개 빈의 손실 비중—

재테스트 회복—

선택한 빈의 소프트 빈막대를 누르면 그 빈의 다이가 맵에서 강조되고 소프트 빈 구성이 여기에 나온다.

해볼 것: ① 막대를 눌러 빈 4(기능·스캔)의 다이가 웨이퍼 전체에 흩어진 것을 확인하자. 무작위 결함의 전형이다. ② 빈 7을 누르면 가장자리에 몰린 고리가 보인다. 무늬가 있으면 무작위가 아니라 공정의 계통 원인이다. ③ "빈 2 재테스트"를 켜면 접촉 불량으로 떨어졌던 다이의 상당수가 합격으로 돌아온다. 회복된 다이가 웨이퍼의 어디에 있는지 보자. (가정: TB-7 웨이퍼 780개 다이, D₀ = 0.2 /cm², 무작위 불량의 빈 비율은 WM 엔진 기본값, 프로브 접촉에 의한 가짜 빈 2 약 1.2%, 재테스트 회복 확률 85%.)

속도 등급 빈닝

공정 편차 때문에 같은 설계의 칩도 최고 동작 주파수 Fmax가 칩마다 다르다. 트랜지스터 문턱 전압과 게이트 길이가 다이마다, 웨이퍼마다 조금씩 다르기 때문이다. TB-7의 Fmax는 평균 3.0 GHz, 표준편차 0.18 GHz의 정규 분포를 따른다. 파이널 테스트는 각 칩의 Fmax를 재고(10장의 셔무), 그 값으로 칩을 등급별로 나눈다. 이것이 속도 등급 빈닝(Speed binning)이다.

$$P(\text{빈 A}) = 1 - \Phi\!\left(\frac{3.2 - 3.0}{0.18}\right) = 1 - \Phi(1.11) \approx 13\%, \quad P(\text{빈 B}) = \Phi(1.11) - \Phi(-1.11) \approx 74\%$$

$\Phi$: 표준 정규 누적 분포. 빈 C(2.4~2.8 GHz)도 대칭이라 약 13%, 2.4 GHz 아래는 약 0.04%

속도 등급. Fmax 분포를 등급 경계에서 자르면 각 등급의 비율이 정해진다. 빠른 칩은 느린 등급으로 팔 수 있지만(다운빈) 느린 칩을 빠른 등급으로 팔 수는 없다. 경계 근처의 칩은 측정 잡음 때문에 잘못 분류될 수 있어 가드밴드를 둔다.

등급마다 값이 다르다. 높은 등급은 비싸게 팔리지만 수량이 적다. 시장이 빈 A를 생산량만큼 원하지 않으면 남는 A 칩은 B로 판다. 이것을 다운빈(Down-binning)이라 한다. 손해 같지만 재고로 쌓아 두는 것보다 낫고, 반대로 B 수요가 많아 A를 B로 돌리는 일도 흔하다. 경계 근처에서는 측정의 반복성도 문제다. Fmax 측정에 잡음이 있으면 실제로는 3.19 GHz인 칩이 3.21로 재져 A로 팔릴 수 있다. 고객의 시스템에서 3.2 GHz로 돌다 오류를 내면 그것이 유출이다. 그래서 등급 판정에도 10장의 가드밴드를 둔다. 가드밴드는 유출을 줄이는 대신, 실제로는 A인 칩을 B로 파는 "내준 성능"(Giveaway)을 만든다.

SIMULATOR

속도 빈닝과 웨이퍼당 매출

빈 A빈 B빈 C불량(속도)유출: 실제보다 높은 등급

빈 A 경계 빈 B 경계 빈 C 경계 빈 A 수요 상한 (생산 대비) 측정 잡음 σ 가드밴드 코어 하베스팅 (코어 결함 다이를 6코어 등급으로)

A / B / C 비율—

다운빈한 A—

웨이퍼당 매출—

유출 (실제 Fmax < 판정 등급)—

내준 성능 (실제 등급 > 판매 등급)—

해볼 것: ① TB-7 경계(3.2/2.8/2.4 GHz)에서 A·B·C가 약 13/74/13%인 것을 확인한다. 그림의 경계선은 끌어서 옮길 수 있다. ② A 수요 상한을 5%로 내리면 남는 A가 B로 다운빈되고 매출이 준다. 이때 A 경계를 올려 더 빠른 칩만 A로 파는 것이 나은지 따져 보자(이 모델에서는 등급별 가격이 고정이다). ③ 측정 잡음이 20 MHz뿐인데도 경계 근처에서 유출(축 위의 검은 점)이 웨이퍼당 십여 개, 1% 이상 생긴다. 가드밴드를 잡음의 약 2~3배(40~60 MHz)로 두면 유출이 거의 사라지는 대신 내준 성능이 늘어난다. ④ 하베스팅을 켜면 버리던 다이 일부가 매출이 된다. (가정: 양품 다이 663개/웨이퍼(780 × 85%), 가격 A $48, B $36, C $22, 6코어 등급 $15, 기능 불량의 30%가 CPU 코어 하나에만 결함, 수요 상한 30%는 제약 없음과 같다.)

리페어와 부분 양품: 버릴 다이를 살리기

불량 빈이 곧 폐기를 뜻하지는 않는다. 두 가지 방법으로 불량 다이의 일부를 팔 수 있는 칩으로 바꾼다.

첫째는 리페어(Repair)다. 7장에서 본 대로 SRAM에는 여분 행·열이 있어, MBIST가 찾은 불량 셀을 여분으로 바꾸고 그 정보를 퓨즈에 굽는다. TB-7은 리페어로 웨이퍼 수율을 82%에서 85%로 약 3%p 끌어올린다. 리페어한 다이는 빈 1로 가지만, 소프트 빈에는 "리페어됨"을 남긴다. 리페어한 다이가 리페어하지 않은 다이보다 현장 고장률이 높은지 추적해야 하기 때문이다. 결함이 많은 다이일수록 잠재 결함도 많다는 이 장 후반의 논리가 여기에도 적용된다.

둘째는 하베스팅(Harvesting, 부분 양품)이다. CPU 코어 8개 가운데 하나에 결함이 있으면 그 코어를 꺼서 6코어 제품으로 판다. 그래픽 코어, 캐시 일부, 고속 링크 레인도 같은 방식으로 끈다. 다이 면적의 상당 부분이 반복되는 코어라면, 무작위 결함이 코어 하나에만 떨어지는 경우가 많아 하베스팅으로 회복하는 수율이 크다. 이를 위해 설계 단계에서 코어마다 전원을 따로 끄고, 테스트에서 코어별로 결과를 구분할 수 있어야 한다. 스캔 체인과 MBIST가 코어 단위로 나뉘어 있어야 "어느 코어가 나쁜가"를 소프트 빈으로 알 수 있다.

버릴 다이를 살리는 두 길. 반복되는 블록(코어, 메모리)에 떨어진 결함은 그 블록을 끄거나 여분으로 바꿔 살린다. 공유 블록의 결함은 살릴 수 없다. 하베스팅은 대칭을 위해 코어를 짝으로 끄기도 한다.

하베스팅의 함정은 꺼진 코어 옆의 코어다. 결함이 떨어진 자리는 같은 파티클이나 같은 공정 이상에 노출된 자리다. 꺼진 코어 옆에서 살아남은 코어는 이웃보다 잠재 결함을 가질 확률이 높다. 같은 논리가 웨이퍼 위의 다이에도 적용되고, 그것이 다음 절들의 주제다.

PAT: 규격 안의 이상치

테스트 규격은 넓다. 설계가 보장하는 동작 범위, 곧 모든 공정 코너와 온도에서 정상인 칩이 들어갈 범위로 정하기 때문이다. TB-7의 대기 누설 규격 상한이 60 mA이고 실제 칩은 대부분 25~40 mA라면, 50 mA인 칩도 합격이다. 그러나 같은 웨이퍼의 이웃들이 모두 30 mA인데 혼자 50 mA라면 그 칩에는 무언가 다른 일이 있다. 정상 공정 변동으로 설명되지 않는 누설 경로, 곧 결함일 가능성이 크다. 그런 칩은 오늘은 동작해도 현장에서 먼저 죽는다.

PAT(Part average testing)는 이 생각을 규칙으로 만든 것이다. 자동차 업계의 AEC-Q001이 지침을 정한다. 규격 한계 대신 실제 분포에서 계산한 한계를 쓰고, 그 밖의 칩을 합격이어도 버린다.

$$\text{PAT 한계} = \tilde{x} \pm k\,\sigma_{robust}, \qquad \sigma_{robust} = \frac{Q_3 - Q_1}{1.35}, \qquad k = 6$$

$\tilde{x}$: 중앙값 · $Q_1, Q_3$: 1·3 사분위수 · 정규 분포에서 IQR = 1.35σ이므로 $\sigma_{robust}$는 이상치에 휘둘리지 않는 σ의 추정이다

평균과 표준편차 대신 중앙값과 사분위 범위를 쓰는 이유는 이상치 자체가 한계를 넓히기 때문이다. 측정이 한 번 튀어 200 mA가 찍히면 평균은 조금, 표준편차는 크게 늘어나 한계가 넓어지고, 정작 잡아야 할 이상치가 한계 안으로 들어온다. 중앙값과 사분위수는 값 몇 개가 극단적이어도 거의 움직이지 않는다. 이런 성질을 견고 통계(Robust statistics)라 한다.

PAT 한계. 왼쪽: 규격은 넓고 분포는 좁다. 분포의 꼬리에서 떨어져 나온 칩은 규격 안이지만 PAT 한계 밖이다. 오른쪽: 웨이퍼마다 평균이 다를 때 정적 한계(점선)는 높은 웨이퍼에 맞춰져 낮은 웨이퍼의 이상치를 놓친다. 동적 한계(실선)는 웨이퍼마다 다시 계산한다.

PAT는 두 가지로 나뉜다. 정적 PAT(Static PAT, SPAT)는 과거 여러 로트(AEC-Q001은 최소 6개 로트 또는 30개 웨이퍼를 권한다)의 데이터로 한계를 한 번 정해 두고 주기적으로 갱신한다. 동적 PAT(Dynamic PAT, DPAT)는 웨이퍼나 로트를 다 잰 뒤 그 데이터로 한계를 다시 계산해 이상치를 걸러 낸다. 웨이퍼 사이의 평균 이동을 따라가므로 더 예민하다. 대신 웨이퍼를 다 재고 나서 판정하므로 웨이퍼 테스트 결과의 후처리, 곧 맵을 고쳐 쓰는 단계로 들어간다.

PAT를 적용할 항목은 정규 분포에 가깝고 결함과 상관이 있는 파라메트릭 값이다. IDDQ·누설(4장), Vmin(10장), 링 오실레이터 주파수, 아날로그 오프셋이 흔하다. 5 nm의 절대 IDDQ는 온도와 공정에 따라 크게 변해 고정 한계로는 판별력이 없지만, 웨이퍼 안의 상대적 이상치를 보는 DPAT에서는 다시 쓸모가 생긴다.

SIMULATOR

PAT·DPAT: 규격 안의 이상치 잡기

합격 다이PAT로 버린 다이잠재 불량(정답)PAT 한계

한계 방식

통계

k (σ 배수) 잠재 불량의 누설 증가 웨이퍼 간 변동 측정 튐(접촉 불량 값) 포함 정답(잠재 불량) 보기

잡은 잠재 불량—

PAT로 버린 정상 다이—

PAT 수율 손실—

선택 웨이퍼 한계—

해볼 것: ① 기본(동적, 중앙값·IQR, 6σ)에서 잠재 불량의 약 3분의 2가 잡히고 정상 다이 손실은 거의 0인 것을 확인한다. 위 그림의 웨이퍼 열을 누르면 아래에 그 웨이퍼의 히스토그램과 한계가 나온다. ② "정적 PAT"로 바꾸면 한계가 한 줄이 되어 평균이 낮은 웨이퍼의 이상치를 놓친다. 웨이퍼 간 변동을 0으로 줄이면 두 방식의 차이가 사라진다. ③ "평균·σ"로 바꾸면 측정 튐이 섞인 웨이퍼에서 σ가 부풀어 한계가 위로 날아가고(↑ 표시) 그 웨이퍼의 이상치를 놓친다. 정적 PAT와 겹치면 거의 아무것도 못 잡는다. 측정 튐을 끄면 두 통계가 다시 비슷해진다. 견고 통계를 쓰는 이유다. (가정: 25장 × 663개 합격 다이, IDDQ 중앙값 30 mA·웨이퍼 안 변동 약 8%, 잠재 불량 0.2%, 측정 튐은 로트당 약 6개로 80~200 mA, 규격 상한 60 mA를 넘는 값은 규격 불량으로 따로 센다.)

PAT의 값은 수율로 치른다

±6σ는 정규 분포라면 10억 개에 2개만 벗어나는 넓은 한계다. 그래도 실제 분포의 꼬리는 정규보다 두꺼워 정상 칩이 조금씩 걸린다. AEC-Q001은 PAT로 버리는 비율을 감시하고, 그 비율이 갑자기 늘면 공정 이상으로 보고 조사하라고 한다. k를 줄이면 잠재 불량을 더 잡지만 정상 칩도 더 버린다. 결국 PAT의 k도 10장의 가드밴드와 같은 품질·수율 맞바꿈이다.

공간 이상치: 나쁜 이웃을 둔 좋은 다이

결함은 웨이퍼 위에 무작위로 흩어지지 않고 뭉친다. 파티클이 떨어진 자리, 스크래치가 지나간 자리, 막이 얇아진 구역에는 치명 결함과 잠재 결함이 함께 많다. 그렇다면 불량 다이에 둘러싸인 합격 다이는, 같은 웨이퍼의 외딴 합격 다이보다 잠재 결함을 가질 확률이 높다. 이것이 GDBN(Good die in bad neighborhood)의 논리다. 산업 데이터에서도 불량 이웃이 많은 합격 다이의 현장 고장률이 몇 배 높게 나타난다.

공간 이상치의 세 가지 규칙. GDBN은 이웃 불량 다이 수로, 가중 GDBN은 거리별 가중으로 판정한다. 가장자리처럼 이웃이 적은 자리는 구역별로 기준을 바꾼다. NNR(최근접 잔차)은 합격·불합격 대신 파라메트릭 값을 쓴다. 이웃 다이들의 값으로 그 다이의 값을 예측하고, 실제 값이 예측에서 크게 벗어나면 이상치로 본다. 웨이퍼 위의 완만한 기울기(중심–가장자리 차이)가 제거되어 DPAT보다 예민하다.

GDBN의 규칙은 단순하다. 합격 다이의 8개 이웃 가운데 불량이 $k$개 이상이면 그 다이도 버린다. $k$가 작으면 잡는 잠재 불량이 늘고 버리는 정상 다이도 는다. 군집 불량이 많은 웨이퍼일수록 GDBN의 수율 비용이 크다. 그래서 $k$는 웨이퍼 몇천 장의 데이터와 현장 반품 이력으로 정한다. 같은 생각을 파라메트릭 값에 적용한 것이 NNR(Nearest neighbor residual)이다. 이웃의 IDDQ 중앙값으로 그 다이의 IDDQ를 예측하고, 실제 값과 예측의 차이(잔차)에 PAT를 적용한다. 구역 PAT(Zonal PAT, ZPAT)는 웨이퍼를 중심·중간·가장자리 같은 구역으로 나누고, 여러 웨이퍼를 쌓은 구역별 불량률로 위험 구역의 다이를 더 엄격하게 본다.

SIMULATOR

GDBN 웨이퍼 맵

불량 다이GDBN으로 버린 합격 다이잠재 불량(정답)

기준: 나쁜 이웃 ≥ k 잠재 결함 / 치명 결함 비

군집 세기

이웃 수로 나눈 비율로 판정 (가장자리 보정) 정답(잠재 불량) 보기

이 웨이퍼: 버린 합격 다이—

이 웨이퍼: 잡은 잠재 불량—

25장: 잠재 불량 포착률—

25장: 수율 비용—

버린 다이의 잠재 불량 비율 (전체 대비)—

해볼 것: ① 맵의 다이를 누르면 오른쪽 위에 그 다이의 3 × 3 이웃이 확대되고 나쁜 이웃 수가 나온다. ② k를 1부터 8까지 바꾸며 오른쪽 아래 곡선(25장 누적의 포착률–수율 비용)에서 현재 점이 움직이는 것을 보자. 곡선이 대각선보다 위에 있다는 것은 GDBN이 무작위로 버리는 것보다 잠재 불량을 몇 배 효율적으로 고른다는 뜻이다. ③ 군집을 "없음"으로 하면 불량이 무작위로 흩어져 GDBN의 효율(배수)이 1에 가까워진다. GDBN은 결함이 뭉칠 때만 의미가 있다. (가정: TB-7 웨이퍼, D₀ = 0.2 /cm² + 군집 무늬. 합격 다이의 잠재 불량 확률 = 비 × 그 자리의 불량 확률. 실제보다 크게 잡아 보이게 했다.)

다변량 이상치: 각각은 정상인데 조합이 이상한 칩

PAT는 항목 하나씩 본다. 그런데 칩의 파라메트릭 값들은 서로 상관이 있다. 트랜지스터가 빠른 칩(문턱 전압이 낮은 칩)은 Fmax도 높고 누설도 많다. Fmax와 IDDQ를 함께 찍으면 점들이 오른쪽 위로 기운 타원 안에 놓인다. 여기서 IDDQ가 평균보다 조금 높고 Fmax가 평균보다 조금 낮은 칩을 생각해 보자. 각각은 PAT 한계 안이다. 그러나 "느린데 누설이 많다"는 조합은 공정 변동으로 설명되지 않는다. 빠른 트랜지스터 때문이 아닌 누설, 곧 결함 누설 경로를 의심해야 한다.

이런 이상치를 재는 거리가 마할라노비스 거리(Mahalanobis distance)다. 값의 평균 벡터 $\boldsymbol\mu$와 공분산 행렬 $\Sigma$로

$$D^2 = (\mathbf{x} - \boldsymbol\mu)^{\mathsf T}\,\Sigma^{-1}(\mathbf{x} - \boldsymbol\mu)$$

2변수 정규 분포에서 $D^2$은 자유도 2인 χ² 분포를 따른다. $D = 3$의 타원 밖은 약 1.1%, $D = 4$ 밖은 약 0.03%

$D$가 같은 점들은 분포의 모양을 따라 기운 타원 위에 놓인다. 축마다 따로 자른 사각형 상자와 비교하면, 상자의 두 모서리(상관을 거스르는 방향)는 타원 밖이고, 상관 방향의 끝은 상자 밖이어도 타원 안일 수 있다. 다변량 방법은 변수가 많을수록 힘을 낸다. 실제로는 IDDQ, Vmin, Fmax, 링 오실레이터, 여러 온도의 누설 등 수십 항목을 함께 쓰고, 공분산은 견고 추정(MCD 등)으로 구한다.

상자와 타원. 두 변수가 상관되어 있으면 정상 칩은 기운 타원 안에 모인다. 축별 한계(상자)는 상관을 모르므로 왼쪽 위 모서리의 결함 칩을 놓치고, 오른쪽 위의 빠른 정상 칩을 버린다.

SIMULATOR

다변량 이상치: IDDQ와 Fmax

정상타원 밖상자 밖결함 칩(정답)

상관 계수 ρ 한계 k (σ, D) 정답(결함 칩) 보기

그림을 누르면 그 자리에 칩을 하나 추가한다.

상자로 버림—

타원으로 버림—

상자 안·타원 밖—

결함 칩 포착 (상자 / 타원)—

해볼 것: ① 기본값에서 결함 칩(테두리) 대부분이 상자 안에 있지만 타원 밖인 것을 보자. 축별 PAT로는 못 잡는다. ② 상관 계수를 0으로 내리면 타원이 원에 가까워져 상자와 거의 같아진다. 다변량 방법의 이득은 상관에서 나온다. ③ 그림의 왼쪽 위(느린데 누설이 많은 자리)와 오른쪽 위(빠르고 누설이 많은 자리)를 눌러 점을 더해 보자. 같은 IDDQ라도 위치에 따라 판정이 갈린다. (가정: 400개 다이, Fmax 평균 3.0 GHz·σ 0.18, IDDQ 평균 30 mA·σ 2.4, 두 변수 이변량 정규, 결함 칩 8개는 IDDQ가 Fmax로 예상한 값보다 높다. 평균·공분산은 표본에서 추정.)

재테스트 정책

불량으로 판정된 다이를 다시 재는 것을 재테스트(Retest)라 한다. 웨이퍼 테스트에서 탐침이 패드의 산화막을 덜 긁었거나 파티클이 끼면, 멀쩡한 다이가 연속성이나 기능에서 떨어진다. 이런 가짜 불량은 다시 재면 통과한다. 재테스트는 이 수율을 되찾는다. TB-7의 경우 빈 2의 대부분이 접촉 문제라면 재테스트로 웨이퍼 수율을 약 1%p 회복할 수 있다.

재테스트 흐름. 접촉 문제로 생길 수 있는 빈만 한 번 다시 잰다. 회복된 다이는 합격으로, 다시 실패한 다이는 확정 불량으로 간다. 결함이 분명한 빈(기능·메모리·전원 단락)을 다시 재는 것은 시간 낭비이자 위험이다.

재테스트에는 원칙이 필요하다. 첫째, 재테스트할 빈을 정해 둔다. 연속성, 접촉 저항과 관련된 일부 파라메트릭처럼 테스트 장비 쪽 원인이 흔한 빈만 허용한다. 둘째, 한계를 바꾸지 않고 횟수를 제한한다. 파라메트릭 경계 근처의 다이를 몇 번이고 다시 재면 측정 잡음 덕에 언젠가는 한 번 통과한다. 이것을 "통과할 때까지 재기"(Testing into compliance)라 하며, 경계 근처의 칩을 출하하는 지름길이다. 재테스트에서 통과한 다이에는 소프트 빈으로 표시를 남겨, PAT나 현장 반품 분석에서 따로 볼 수 있게 한다. 셋째, 회복률을 감시한다. 재테스트 회복률이 높은 사이트나 프로브 카드는 클리닝이나 교체가 필요하다는 뜻이다(3장). 회복률은 테스트 셀의 건강 지표다.

재테스트는 공짜가 아니다. 웨이퍼를 다시 프로버에 올리고 해당 다이로 이동하는 시간이 든다. 빈 2 다이가 웨이퍼에 수십 개뿐이라도 다이 하나에 수 초씩, 터치다운의 다른 사이트는 놀게 된다. 그래서 회복 기대값(다이 수 × 회복률 × 다이 가치)이 재테스트 비용을 넘을 때만 한다. TB-7에서는 빈 2가 웨이퍼당 약 2% 이상일 때만 재테스트를 건다.

TB-7 TEST PLAN테스트 계획서 · 12장

하드 빈 8개, 속도 등급 13/74/13%, DPAT ±6σ + GDBN

TB-7은 이 책 공통의 하드 빈 8개(1 합격, 2 연속성, 3 누설, 4 기능·스캔, 5 속도, 6 메모리, 7 파라메트릭, 8 전원 단락)를 쓰고, 그 아래에 원인별 소프트 빈을 둔다. 웨이퍼 테스트는 연속성·전원 단락을 맨 앞에 고정하고 나머지는 실패 확률/시간 비로 정렬해 기대 테스트 시간을 줄인다. 파이널 테스트의 속도 등급은 Fmax 정규 분포(평균 3.0, σ 0.18 GHz)에서 빈 A(≥ 3.2 GHz) 약 13%, 빈 B(2.8~3.2) 약 74%, 빈 C(2.4~2.8) 약 13%로 나온다. A 수요가 모자라면 B로 다운빈한다. 번인을 끈 뒤의 잠재 결함 스크린으로 IDDQ와 Vmin에 웨이퍼 단위 DPAT(중앙값 ± 6σ_robust)를, 웨이퍼 맵에 GDBN(8 이웃 중 불량 5개 이상)을 적용한다. 두 스크린의 수율 비용은 합쳐 약 1% 안팎으로 관리하고, 그 비율이 튀면 공정 이상으로 조사한다. 빈 2는 웨이퍼당 2%를 넘을 때 1회 재테스트한다.

이 장의 결정하드 빈 8개 + 소프트 빈, 연속성·단락 고정 후 p/t 순서, 속도 등급 A/B/C와 다운빈, IDDQ·Vmin DPAT ±6σ_robust, GDBN k = 5, 빈 2 재테스트 1회.

근거 숫자P(A) = 1 − Φ(1.11) ≈ 13%, P(B) ≈ 74%. 6σ_robust = 6 × IQR/1.35. GDBN k = 5는 합격 다이의 약 1%를 버리며, 무작위로 버리는 것보다 잠재 불량을 2~4배 효율적으로 고른다(군집이 있을 때).

남은 문제이 모든 테스트와 스크린의 비용은 개당 얼마이고, 유출 비용과 어디서 균형을 이루는가(13장)?

핵심 정리

하드 빈은 물건의 행방(조립·폐기·등급)을 정하는 큰 분류이고, 소프트 빈은 원인 분석을 위한 세부 코드다. 정보는 소프트 빈과 데이터에 최대한 남긴다.
첫 실패에서 멈추는 테스트는 처음 걸린 항목만 빈으로 남긴다. 기대 시간은 $\sum t_i \prod_{j\lt i}(1-p_j)$이고, 실패 확률/시간 비가 큰 순서가 최적이다. 단 연속성·단락은 안전 때문에 맨 앞에 고정한다.
빈 파레토로 손실이 큰 빈부터 개선하고, 재테스트 회복률로 가짜(접촉) 불량을 가른다. 재테스트는 정한 빈만, 같은 한계로, 횟수를 제한해 한다.
속도 등급 비율은 Fmax 분포에서 나온다(TB-7: 13/74/13%). 수요에 맞춰 다운빈하고, 측정 잡음에 대비해 가드밴드를 두며, 코어 하베스팅과 메모리 리페어로 불량 다이 일부를 살린다.
PAT는 규격 대신 분포로 한계를 정해 규격 안의 이상치를 버린다. 견고 통계(중앙값 ± 6 × IQR/1.35)를 써야 이상치가 한계를 넓히지 않고, 동적 PAT가 웨이퍼 간 이동을 따라간다.
결함은 뭉치므로 나쁜 이웃을 둔 합격 다이(GDBN)는 잠재 불량 확률이 높다. NNR과 구역 PAT는 같은 논리를 파라메트릭 값과 웨이퍼 구역에 적용한다.
변수들이 상관되어 있으면 축별 한계로는 상관을 거스르는 조합을 못 본다. 마할라노비스 거리는 분포의 모양을 따라 이상치를 잰다. 모든 스크린은 결국 품질과 수율의 맞바꿈이다.

확인 퀴즈

테스트 A는 20 ms에 실패 확률 2%, 테스트 B는 400 ms에 실패 확률 5%다(독립). stop-on-fail에서 기대 시간을 줄이려면 어떤 순서가 좋은가?

A 먼저: 20 + 0.98 × 400 = 412 ms. B 먼저: 400 + 0.95 × 20 = 419 ms. 실패 확률만 보면 B가 크지만, 시간 대비 걸러 내는 효율은 A가 8배 높다. 최적 순서는 p/t가 큰 순서다.

IDDQ의 PAT 한계를 평균 ± 6σ로 계산했더니, 측정 튐 몇 개(200 mA) 때문에 상한이 규격보다 높아졌다. 가장 알맞은 조치는?

표준편차는 극단값 몇 개에 크게 휘둘린다. 중앙값과 사분위 범위(σ_robust = IQR/1.35)는 거의 움직이지 않아 한계가 분포의 실제 폭을 반영한다. k를 줄이면 이상치가 없는 웨이퍼에서 정상 칩을 많이 버리게 된다.

군집 불량이 거의 없고 불량이 웨이퍼 전체에 무작위로 흩어진 제품에 GDBN을 적용하면?

GDBN의 근거는 결함이 뭉친다는 것이다. 불량이 무작위라면 이웃의 불량 여부는 그 다이의 잠재 결함과 무관하므로, GDBN이 버리는 다이는 무작위로 고른 다이와 다를 바 없다. 효율(배수)이 1에 가까워진다.

Fmax가 평균 3.0 GHz, 표준편차 0.18 GHz인 정규 분포다. 빈 A 경계를 3.2에서 3.3 GHz로 올리면 빈 A 비율은 대략?

$z = (3.3 - 3.0)/0.18 = 1.67$, $1 - \Phi(1.67) \approx 0.048$. 경계를 0.1 GHz만 올려도 꼬리의 면적은 13%에서 약 5%로 크게 준다. 등급 경계는 꼬리 쪽에서 비율에 매우 민감하다.