Chapter 13

테스트 비용

테스트는 공짜가 아니다. 테스터 한 대가 1초 동안 돌아가는 값이 약 7센트이고, 이 책이 지금까지 쌓아 온 결정, 곧 스캔 패턴 4만 개, MBIST, 혼성 신호 측정, 속도 등급 탐색, SLT가 모두 초 단위의 청구서로 돌아온다. 이 장은 그 청구서가 어떻게 계산되는지를 다룬다. 장비 값과 가동률에서 시간당 원가를 만들고, 테스트 시간과 사이트 수와 수율로 나눠 양품 한 개의 테스트 비용을 얻는다. 그다음 반대편 저울, 곧 테스트를 덜 해서 생기는 유출의 비용을 올려놓고 둘의 합이 가장 작은 지점을 찾는다.

테스트 셀의 비용을 감가상각·운영비·소모품·NRE로 나누고 시간당 원가(COT)를 계산한다.
개당 테스트 비용과 양품 기준 비용을 테스트 시간·인덱스 시간·사이트 수·멀티 사이트 효율·수율로 표현한다.
멀티 사이트의 직렬 구간이 처리량을 포화시키는 이유를 암달 법칙과 같은 꼴로 설명하고, 프로브 카드 비용까지 넣어 최적 사이트 수를 구한다.
불량 다이가 쓰는 시간과 stop-on-fail, 테스트 순서가 비용에 주는 영향을 계산한다.
테스트 비용과 유출 비용의 합으로 최적 결함 커버리지를 구하고, 적응형 테스트·동시 테스트·압축·테스트 제거로 시간을 줄일 때의 위험을 따진다.

테스트 비용은 어디서 나오나

테스트 비용을 묻는 질문은 결국 "테스트 셀 하나를 1시간 돌리는 데 얼마가 드는가"와 "그 1시간에 몇 개를 처리하는가"의 두 질문으로 나뉜다. 앞의 것이 시간당 원가(Cost of test per hour, COT)이고 뒤의 것이 처리량(Throughput, UPH: units per hour)이다. 3장에서 보았듯 테스트 셀은 ATE 본체와 테스트 헤드, 그리고 웨이퍼를 옮기는 프로버나 패키지를 옮기는 핸들러로 이루어진다. 이 장비 묶음에 들어가는 돈은 성격이 서로 다른 다섯 갈래로 나뉜다.

장비 감가상각(Depreciation). 고급 SoC 테스터는 채널 수와 계측기 구성에 따라 대당 수백만 달러이고, 프로버·핸들러가 수십만 달러를 더한다. 보통 4~7년에 걸쳐 나눠 비용으로 잡는다. 시간당 원가에서 가장 큰 몫이다.
유지보수(Maintenance, service contract). 보정, 부품 교체, 서비스 계약. 해마다 장비값의 수 % 정도가 든다.
공간·전력(Floor space, facility). 테스트 층은 클린룸 등급이 낮아도 공조와 바닥 면적, 냉각수가 필요하다. 테스트 헤드 하나가 수~수십 kW를 쓴다.
인건비(Labor). 운전원, 장비 기술자, 테스트 엔지니어의 시간을 셀에 나눠 배정한다. 자동화(자동 로트 투입, 원격 감시)가 이 몫을 줄인다.
소모품(Consumables). 프로브 카드, 소켓과 접촉핀, 로드보드, 클리닝 시트. 이것들은 시간보다 접촉 횟수에 비례해 닳는다. 탐침 하나가 수십만~백만 회 남짓의 터치다운을 견디고, 소켓 핀은 수십만 회 삽입마다 바꾼다.

여기에 한 번만 드는 돈이 있다. 테스트 프로그램 개발, 특성 평가(Characterization), 첫 프로브 카드와 로드보드 제작, 인증을 묶어 NRE(Non-recurring engineering)라고 부른다. NRE는 생산량으로 나눠 개당 비용에 얹는다. 많이 팔리는 제품에서는 작아지고 소량 제품에서는 테스트 비용의 대부분이 된다(8절).

테스트 비용의 세 갈래. 위 막대는 TB-7 테스트 셀(ATE + 프로버 약 $4.6M)의 시간당 원가 $250을 나눈 것이다. 개당 비용은 이 시간당 원가에 테스트 시간을 곱한 몫, 소모품이 접촉 횟수만큼 닳는 몫, 한 번 든 NRE를 생산량으로 나눈 몫의 합이다. 수치는 교육용 대표값이다.

항목	무엇에 비례하나	TB-7 대표값	줄이는 방법
ATE·프로버 감가상각	시간	약 $124/h	가동률 높이기, 사이트 수 늘리기, 저가 테스터로 일부 이전
유지보수·공간·전력	시간	약 $74/h	장비 수 줄이기(처리량↑), 보정 주기 최적화
인건비	시간(셀 배정)	약 $35/h	자동 투입, 원격 감시, 셀당 운전원 수 줄이기
프로브 카드	터치다운 수	약 $0.01/다이	클리닝 최적화로 수명 연장, 탐침 개별 교체
소켓·로드보드	삽입 수	약 $0.01/개	핀 교체 주기를 접촉 저항 추이로 결정(3장)
NRE	한 번	약 $1M	플랫폼 재사용, 설계 단계 DFT로 개발 기간 단축

테스트 비용은 칩 원가에서 얼마인가

TB-7의 다이 원가는 약 $3, 패키지를 더하면 약 $5다. 개당 테스트 비용 $0.25는 그 5% 남짓이다. 대량 모바일 SoC에서 흔한 비율이다. 메모리처럼 다이가 싸고 테스트 시간이 긴 제품, 자동차처럼 세 온도에서 시험하고 거의 0 DPPM을 요구하는 제품에서는 이 비율이 수십 %까지 오른다. 거꾸로 테스트를 아껴 생긴 불량 하나가 스마트폰 안에서 발견되면 $500이 든다(1장의 10배 법칙). 테스트 비용은 늘 이 두 숫자 사이에서 정한다.

시간당 원가: COT 모델

시간당 원가는 1년 동안 셀에 드는 돈을 1년 동안 셀이 실제로 테스트하는 시간으로 나눈 값이다. 장비값은 감가상각 기간으로 나눠 연간 비용으로 만들고, 운영비는 가동 시간당 단가로 더한다.

$$C_{hr} = \frac{C_{cap}}{n_{dep}\cdot 8760\,\mathrm{h}\cdot U} + c_{op}$$

$C_{cap}$: 테스터·프로버(또는 핸들러) 구입가, $n_{dep}$: 감가상각 연수, $U$: 가동률(1년 8,760시간 가운데 실제로 제품을 테스트한 비율), $c_{op}$: 가동 시간당 운영비(유지보수·공간·전력·인건비·소모성 자재).

TB-7 셀에 넣어 보면 $4.6\times10^6 / (5\times8760\times0.85) \approx \$124/\mathrm{h}$이고, 운영비 약 $126/h를 더해 약 $250/h, 초로 바꾸면 약 $0.069/s가 된다. 이 책의 모든 장이 "테스트 1초 ≈ 7센트"라고 말할 때 그 근거가 이 식이다.

식에서 가장 자주 과소평가되는 항이 가동률이다. 장비는 24시간 서 있지만, 로트 교체, 프로브 카드 교체와 클리닝, 온도 안정화 대기, 테스트 프로그램 디버깅, 정기 보정, 그리고 일감이 없는 시간에는 돈만 쓴다. 가동률이 85%에서 60%로 떨어지면 감가상각 몫은 $124에서 $175로 41% 오른다. 신제품 초기에 엔지니어링 시간이 셀을 오래 점유하는 것, 수요가 줄어 장비가 노는 것이 모두 시간당 원가를 올린다. 그래서 테스트 공장은 장비 수를 늘리기보다 같은 장비의 가동률을 먼저 짜낸다.

테스트 셀의 등급과 단가

모든 테스트가 같은 장비를 쓸 필요는 없다. 고속 디지털 채널과 정밀 계측기를 가득 단 고가 ATE의 시간당 원가가 $200~400이라면, 채널 수가 적은 저가 테스터는 그 몇 분의 1이고, SLT 랙의 슬롯은 시간당 약 $2다(TB-7). 같은 120초라도 ATE에서 하면 $8.3이고 SLT 슬롯에서 하면 $0.07이다. 오래 걸리는 작업량 테스트를 ATE 밖으로 꺼내는 이유가 이것이다.

개당 테스트 비용과 양품 기준 비용

시간당 원가를 알면 개당 비용은 한 번의 터치다운(또는 삽입)이 걸리는 시간을 그동안 테스트한 개수로 나눈 것이다. 한 사이트에서 다이 하나를 끝까지 테스트하는 시간을 $T_1$, 사이트 수를 $N$이라 하자. 사이트가 완벽히 병렬이면 터치다운 시간은 $T_1$ 그대로이지만, 실제로는 사이트끼리 나눠 쓰는 자원 때문에 늘어난다. 이를 멀티 사이트 효율(Multi-site efficiency, MSE) $\eta$로 나타낸다(4절).

$$T_N = T_1\,\bigl[1 + (N-1)(1-\eta)\bigr],\qquad C_{unit} = \frac{C_{hr}\,(T_N + t_{index})}{3600\,N},\qquad C_{good} = \frac{C_{unit}}{Y}$$

$t_{index}$: 웨이퍼를 다음 자리로 옮기거나(프로버 스텝) 패키지를 바꿔 끼우는(핸들러 인덱스) 시간, $Y$: 그 단계의 수율. 효율이 1이면 $T_N=T_1$, 0이면 $T_N=NT_1$(사실상 직렬). 근사적으로 $C_{unit}\approx C_{hr}(T_1+t_{index})/(3600N\eta)$로도 쓴다.

$C_{good}$이 중요한 이유는 불량 다이에도 테스트 시간이 들기 때문이다. 웨이퍼 테스트는 780개를 모두 테스트하지만 팔리는 것은 85%뿐이므로, 양품 한 개가 떠안는 테스트 비용은 $1/0.85 = 1.18$배다. TB-7의 세 단계를 계산하면 다음과 같다.

단계	$T_1$	사이트 $N$	$\eta$	$T_N + t_{index}$	$C_{hr}$	개당	수율	양품당
웨이퍼 테스트	2.85 s	4	90%	3.7 + 0.3 = 4.0 s	$250	$0.069	85%	$0.082
파이널 테스트	4.47 s	8	90%	7.6 + 0.4 = 8.0 s	$250	$0.069	97%	$0.072
SLT	120 s	슬롯 1	—	120 s	$2	$0.067	약 99.5%	$0.067
소모품 상각	프로브 카드 약 $0.012 + 소켓 약 $0.008 + 로드보드·기타 약 $0.009							$0.029
합계								약 $0.25

TB-7 양품 한 개의 테스트 비용. 세 단계가 거의 같은 몫을 낸다. 웨이퍼 테스트는 사이트가 4개뿐이고 불량 다이 15%의 시간까지 떠안아 가장 비싸다. SLT는 120초로 가장 길지만 슬롯 단가가 ATE의 1/125이라 싸다.

SIMULATOR

COT 계산기: 시간당 원가에서 양품당 비용까지

편집할 단계 (TB-7 값으로 시작)

장비 투자 감가상각 연수 가동률 U 운영비 (가동 시간당) 단일 사이트 테스트 시간 T₁ 인덱스 시간 사이트 수 N 멀티 사이트 효율 η 이 단계의 수율 Y

시간당 원가—

터치다운 주기—

처리량—

개당 비용—

양품당 비용—

TB-7 합계 (목표 $0.25)—

해볼 것: ① 웨이퍼 단계에서 가동률을 85%에서 60%로 내려 보자. 장비가 노는 시간도 비용이므로 양품당 비용이 약 18% 오른다. ② 사이트 수를 4에서 8로 올리면 같은 시간에 두 배를 처리해 개당 비용이 거의 반이 된다. 효율 η를 70%로 내리면 그 이득이 얼마나 줄어드는지 보자. ③ SLT로 바꿔 장비 투자를 $4.6M(ATE)으로 올려 보자. 120초 테스트를 고가 ATE에서 하면 개당 $8가 넘는다. ④ 아래 폭포 막대는 세 단계를 합친 TB-7 총액이다. 어느 단계를 고쳐야 $0.25 아래로 내려가는지 찾아보자. (모델의 가정: 운영비는 가동 시간당 일정, $T_N = T_1[1+(N-1)(1-\eta)]$, 소모품 상각 $0.029는 고정, 재시험은 무시.)

멀티 사이트 효율

사이트를 늘리는 것은 테스트 비용을 줄이는 가장 강력한 수단이다. 터치다운 한 번에 다이 4개 대신 8개를 시험하면, 시간당 원가가 그대로인 한 개당 비용이 절반이 된다. 그러나 사이트가 진짜로 동시에 일하는 것은 테스트의 일부분뿐이다. 나머지는 사이트들이 차례를 기다린다.

공유 계측기. 정밀 아날로그 계측기, 고분해능 디지타이저, RF 소스는 비싸서 사이트마다 두지 않는다. 9장의 ADC 히스토그램이나 SerDes 아이 측정은 사이트를 하나씩 돌아가며 한다.
사이트별 순차 작업. 퓨즈(eFuse) 프로그래밍, 메모리 리페어 해석, 트림 값 계산처럼 다이마다 결과가 다른 작업은 테스터 CPU가 하나씩 처리한다.
데이터 기록과 판정. 측정값을 STDF로 기록하고(14장) 빈을 결정하는 시간은 사이트 수에 비례한다.
전원 한계. 스캔 시프트나 MBIST를 모든 사이트에서 동시에 돌리면 테스터 전원과 프로브 카드의 전류 용량을 넘을 수 있다. 그러면 사이트 묶음을 나눠 차례로 돌린다.

병렬로 도는 몫을 $1-s$, 사이트마다 차례로 도는 몫을 $s$라고 하면 $N$사이트 터치다운 시간은 $T_N = T_1[(1-s) + sN]$이다. 업계에서 쓰는 멀티 사이트 효율의 정의

$$\eta_{MSE} = 1 - \frac{T_N - T_1}{(N-1)\,T_1}$$

$\eta=1$: 사이트를 늘려도 터치다운 시간이 그대로(완전 병렬). $\eta=0$: 사이트 수만큼 시간이 늘어남(완전 직렬). 위 모델에서는 정확히 $\eta = 1-s$다.

에 넣으면 정확히 $\eta = 1-s$가 된다. 다이 한 개에 드는 시간 $T_N/N = T_1[(1-s)/N + s]$는 $N$이 아무리 커도 $sT_1$ 아래로 내려가지 않는다. 병렬 계산의 암달 법칙(Amdahl's law)과 같은 꼴이다. TB-7 웨이퍼 테스트에서 $s=10\%$이면 처리량의 상한은 단일 사이트의 10배이고, 4사이트에서 이미 그 31%, 8사이트에서 47%를 쓴다. 사이트를 32개로 늘려도 78%에 그친다.

4사이트 터치다운의 시간표($s=10\%$, $\eta=90\%$). 병렬 구간은 네 사이트가 함께 쓰지만, 공유 계측기·퓨즈 프로그래밍·데이터 기록 같은 직렬 구간은 사이트가 차례를 기다린다(점선). 터치다운은 가장 늦게 끝나는 사이트를 기다려 4.0 s가 걸리고, 다이당 1.0 s로 단일 사이트의 3.15 s보다 3배 남짓 빠르다.

사이트를 늘리는 데는 시간 말고도 대가가 있다. 프로브 카드의 탐침 수가 사이트 수에 비례해 늘고(TB-7은 2,800핀 × 4 = 11,200개), 탐침이 많아질수록 카드 면적·평탄도·배선 난도가 함께 올라가 카드 값은 사이트 수보다 빠르게 오른다. 테스터도 사이트마다 채널 256개와 DPS 8개가 필요하므로 더 큰 구성이 되어 시간당 원가가 오른다. 웨이퍼 가장자리에서는 터치다운의 일부 사이트가 웨이퍼 밖이나 불완전한 다이 위에 떨어져 헛일을 한다. 사이트가 많을수록 이 가장자리 손실이 커진다. 그래서 개당 비용이 가장 작은 사이트 수는 유한하다.

SIMULATOR

멀티 사이트 효율과 최적 사이트 수

실제완전 병렬(η=1)시간 몫프로브 카드 몫

살펴볼 사이트 수 N 직렬 몫 s (=1−η) 단일 사이트 시간 T₁ 인덱스 시간 1사이트 프로브 카드 값 프로브 카드·테스터 구성 비용 포함 가장자리 헛 터치다운 포함

멀티 사이트 효율—

터치다운 시간 T_N—

처리량—

양품 다이당 비용—

최적 사이트 수—

해볼 것: ① 직렬 몫 s를 0으로 하면 처리량이 사이트 수에 정비례한다. 2%, 10%, 25%로 올리며 처리량 곡선이 $1/(sT_1)$에서 눕는 모습을 보자. ② 프로브 카드 비용을 켜고 끄며 최적 사이트 수가 어떻게 바뀌는지 보자. 비용을 빼면 사이트는 많을수록 좋아 보인다. ③ 공유 계측기를 사이트마다 달아 s를 3%로 낮추면 최적 사이트 수가 커진다. 그 대신 테스터 값이 오르는데, 이 모델은 사이트당 테스터 구성 비용 $25/h로만 반영한다. (가정: 테스터 시간당 원가 $150 + $25×N, 프로브 카드 값 = 1사이트 값 × N^1.1, 카드 수명 150만 터치다운, 가장자리 손실 = 사이트당 1.5%, 웨이퍼 테스트 수율 85%.)

TB-7이 4사이트를 고른 것은 이 곡선의 바닥 근처이면서 프로브 카드 위험이 작은 자리이기 때문이다. 5 nm 범프 피치에서 탐침 11,200개짜리 카드는 이미 크고 비싸며, 8사이트로 가면 탐침 22,400개에 카드 평탄도와 전류 용량(코어 전류 최대 10 A × 8)이 문제가 된다. 반대로 파이널 테스트는 핸들러가 패키지를 8개씩 집어 소켓 8개에 넣으므로 사이트를 늘리는 대가가 작아 8사이트로 간다. 메모리는 극단적인 예로, 웨이퍼 전체를 한 번에 접촉하는 카드로 수백~수천 다이를 동시에 테스트한다. DRAM은 테스트 시간이 길지만 직렬 몫이 거의 없기 때문에 가능한 일이다.

수율과 테스트 비용: 불량 다이가 쓰는 시간

양품당 비용 $C_{unit}/Y$는 불량 다이도 양품과 똑같이 끝까지 테스트한다고 가정한 값이다. 실제 양산 프로그램은 첫 실패에서 멈춘다. 이것을 stop-on-fail이라 하고, 12장의 빈 분류가 첫 실패 항목으로 빈을 정하는 것도 이 때문이다. 불량 다이가 평균 $\bar t_{fail}$만에 멈춘다면 다이당 평균 시간은

$$\bar t = Y\,T_{full} + (1-Y)\,\bar t_{fail}$$

$T_{full}$: 모든 항목을 통과하는 데 걸리는 시간. $\bar t_{fail}$은 테스트 순서에 따라 달라진다. 불량이 많이 나오는 짧은 항목을 앞에 둘수록 작아진다.

TB-7 웨이퍼 테스트에서 불량 다이의 대부분은 연속성·DC(0.05 s)나 스캔(약 1.1 s 시점)에서 떨어지므로 $\bar t_{fail} \approx 0.4\,T_{full}$쯤 된다. 그러면 $\bar t = 0.85 + 0.15\times0.4 = 0.91\,T_{full}$, 곧 단일 사이트에서는 9%를 아낀다. 그런데 멀티 사이트에서는 이 이득이 거의 사라진다. 터치다운은 가장 늦게 끝나는 사이트를 기다리기 때문이다. 4사이트 가운데 하나가 일찍 떨어져도 나머지 셋이 끝날 때까지 프로버는 움직이지 않는다. 시간을 아끼는 것은 네 사이트가 모두 불량일 때뿐이고, 그 확률은 $0.15^4 = 0.05\%$다.

stop-on-fail과 멀티 사이트. 단일 사이트에서는 불량 다이가 빨리 끝나 평균 시간이 준다. 멀티 사이트에서는 터치다운이 가장 늦은 사이트에 맞춰지므로 불량 사이트는 기다릴 뿐이다. 대신 불량 사이트를 일찍 끝내면 전력·공유 계측기를 다른 사이트에 넘겨 직렬 구간을 줄일 수 있다.

그래서 멀티 사이트에서 테스트 순서가 비용에 주는 효과는 시간보다 공유 자원에서 나온다. 일찍 떨어진 사이트는 공유 계측기 차례를 건너뛰므로 직렬 구간이 짧아진다. 이것을 노려 직렬 항목(아날로그·퓨즈)을 뒤에 둔다. 단일 사이트이거나 사이트가 비동기로 움직이는 핸들러(사이트마다 따로 꺼내 넣는 방식)에서는 고전적인 순서 규칙이 그대로 통한다. 항목 $i$의 불량 확률 $p_i$와 시간 $t_i$의 비 $p_i/t_i$가 큰 것부터 두면 불량 다이의 평균 시간이 가장 작아진다. "1초당 가장 많이 걸러 내는 항목 먼저"라는 뜻이다.

수율은 다른 길로도 비용에 들어온다. 웨이퍼 테스트가 놓친 불량 다이는 조립되어 패키지 값 약 $2를 쓴 뒤 파이널 테스트에서 버려진다. 파이널 테스트에서 떨어지는 3% 가운데 웨이퍼 테스트 유출분이 많을수록 웨이퍼 테스트를 줄여 아낀 돈보다 패키지에서 잃는 돈이 커진다. 이 계산은 7절의 파레토 시뮬레이터에 들어 있다.

재시험도 비용이다

접촉 불량으로 떨어진 다이를 다시 시험하는 재시험(Retest)은 수율을 1~2%p 되찾아 주지만 그만큼 테스트 시간을 다시 쓴다. 재시험률이 5%를 넘으면 접촉 문제(3장)를 먼저 고쳐야 한다. 재시험으로 '구제'된 다이에 신뢰성 문제가 섞여 있지 않은지도 감시해야 한다. 같은 항목에서 두 번 떨어졌다가 세 번째에 붙는 다이는 의심스럽다.

유출 비용과 최적 커버리지

지금까지는 비용의 한쪽, 테스트에 쓰는 돈만 보았다. 반대쪽에는 테스트를 덜 해서 내보낸 불량의 값이 있다. 1장의 윌리엄스–브라운 식(Williams–Brown)은 결함 커버리지 $FC$와 수율 $Y$로 출하 불량률을 준다.

$$DL = 1 - Y^{\,1-FC}\;\approx\;(1-FC)\,(-\ln Y)\qquad(FC\to1)$$

$DL$: 결함 수준(출하품 가운데 불량 비율, ×10⁶이면 DPPM). TB-7은 $Y=0.85$, $-\ln Y = 0.163$.

커버리지를 올리는 비용은 어떻게 늘어날까. 5장에서 보았듯 패턴 수는 커버리지가 100%에 다가갈수록 급히 늘어난다. 처음 90%는 패턴 수백 개로 잡히지만, 남은 1%를 잡는 데 패턴 수천 개가 들고, 그다음 0.1%는 또 그만큼 든다. 대략 남은 폴트 비율 $1-FC$가 10분의 1이 될 때마다 패턴 시간이 일정량 늘어난다고 보면, 패턴 시간은 $-\ln(1-FC)$에 비례한다. "나인(nine) 하나당 일정 시간"이라는 말이다. 그러면 다이 하나의 총비용은

$$C_{tot}(FC) = \underbrace{c_s\,\tau\,\ln\frac{1}{1-FC}}_{\text{테스트 비용}} \;+\; \underbrace{C_{field}\,\bigl(1 - Y^{1-FC}\bigr)}_{\text{유출 비용}},\qquad 1-FC^{*} \approx \frac{c_s\,\tau}{C_{field}\,(-\ln Y)}$$

$c_s$: 다이당 테스트 1초의 값(TB-7 웨이퍼 테스트 약 $0.019/s = $250/h ÷ 3600 ÷ 실효 사이트 3.6), $\tau$: 남은 폴트를 $1/e$로 줄이는 데 드는 패턴 시간, $C_{field}$: 불량 하나가 고객에게서 발견될 때의 비용. 최적점은 미분이 0인 곳이다.

TB-7의 스캔은 고착 커버리지 99.2%에 약 0.8 s를 쓰므로 $\tau \approx 0.8/\ln 125 \approx 0.17\,\mathrm{s}$(나인 하나당 약 0.38 s)다. 고객 현장의 불량 비용을 스마트폰 기준 $500으로 두면 $1-FC^* \approx 0.019\times0.17/(500\times0.163) \approx 4\times10^{-5}$, 곧 최적 커버리지는 약 99.996%이고 그때 출하 불량은 약 6 DPPM이다. 보드 단계 비용 $50으로 두면 최적점은 99.96%로 내려간다. 1장이 50 DPPM 목표에서 거꾸로 구한 99.97%와 같은 자리다. 비용의 저울과 품질 목표가 같은 답을 가리킨다는 것은 우연이 아니다. 품질 목표 자체가 고객의 불량 비용을 반영해 정해지기 때문이다.

최적 커버리지의 U자 곡선. 커버리지를 나인 하나 올릴 때마다 테스트 비용은 일정하게 오르고, 유출 비용은 10분의 1로 준다. 둘의 합은 기울기가 같아지는 곳에서 가장 작다. 현장 불량 비용이 클수록 최적점은 오른쪽(더 높은 커버리지)으로 간다.

SIMULATOR

최적 커버리지 찾기: 테스트 비용 + 유출 비용

테스트 비용유출 비용합계내가 고른 점

불량이 발견되는 곳 (10배 법칙)

현장 불량 비용 수율 Y 테스터 시간당 원가 나인 하나당 패턴 시간

최적 커버리지 FC*—

최적점 DPPM—

최적점 다이당 비용—

고른 점 (클릭)—

최적보다 더 쓰는 돈—

해볼 것: ① 그래프를 눌러 커버리지를 골라 보자. 최적점에서 나인 하나 벗어날 때 더 쓰는 돈이 테스트 쪽인지 유출 쪽인지 보자. ② 불량이 웨이퍼에서 발견되는 경우($3)와 차량($5k)을 비교하면 최적점이 나인 세 개 움직인다. 자동차 제품이 커버리지에 집착하는 이유다. ③ 수율을 85%에서 60%로 내리면 같은 커버리지에서 DPPM이 커져 최적점이 오른쪽으로 간다. ④ 주황 점선 TB-7(99.97%)과 50 DPPM 선이 거의 겹치는 것을 확인하자. (가정: 다이당 테스트 1초 값 = 시간당 원가 ÷ 3600 ÷ 3.6, 패턴 시간 ∝ −ln(1−FC), 윌리엄스–브라운 식, 커버리지의 실현 한계·테스트 불가 폴트는 무시.)

커버리지 곡선의 바닥이 평평한 이유

U자 곡선의 바닥은 생각보다 넓다. 최적점에서 나인을 반 개 벗어나도 총비용은 몇 % 밖에 늘지 않는다. 그래서 최적점 자체보다는 곡선이 가파른 쪽, 곧 왼쪽(커버리지 부족)을 피하는 것이 중요하다. 커버리지가 모자랄 때의 손실은 유출 비용이 10배씩 커지므로 빠르게 커지지만, 커버리지가 넘칠 때의 손실은 나인 하나당 몇 센트로 천천히 늘어난다. 또한 이 모델의 $FC$는 결함 커버리지이지 고착 폴트 커버리지가 아니다. 5장에서 보았듯 고착 99.2%만으로는 결함 커버리지가 그만큼 나오지 않으므로, 천이·셀 인식 패턴과 IDDQ·Vmin 같은 다른 테스트를 겹쳐 결함 커버리지를 채운다.

테스트 시간을 줄이는 법

테스트 비용의 대부분이 시간에 비례하므로 시간을 줄이는 것이 곧 비용을 줄이는 것이다. 쓸 수 있는 수단은 크게 다섯 가지다. 각각이 무엇을 대가로 내는지가 중요하다.

방법	아이디어	대가와 위험
동시 테스트(Concurrent test)	서로 독립인 코어(SerDes, ADC, 메모리 인터페이스, CPU)를 동시에 테스트한다. IEEE 1500 래퍼와 8장의 IJTAG로 코어를 분리해 제어한다.	전력·잡음 간섭(아날로그 측정이 디지털 활동에 오염), DFT 면적, 디버그가 어려워짐
압축률 높이기	6장의 스캔 압축을 100배에서 200배로. 같은 스캔 채널로 체인을 더 짧게 나눈다.	X 값과 에일리어싱으로 커버리지 소폭 손실, 진단 분해능 저하
탐색 최적화	Vmin·Fmax를 선형 탐색 대신 이진 탐색으로, 이웃 다이의 결과를 시작점으로(피드포워드).	측정 잡음이 크면 이진 탐색이 틀린 쪽으로 감, 탐색 해상도 관리 필요
적응형 테스트(Adaptive test)	앞선 결과(같은 웨이퍼의 이른 항목, 이웃 다이, 앞 단계 데이터)로 뒤의 흐름을 바꾼다. 좋은 웨이퍼는 비싼 항목을 건너뛰고, 의심스러운 다이에는 항목을 더한다.	모델이 틀리면 유출, 데이터 인프라 필요, 고객 승인(자동차는 공정 변경 통보)
상관을 이용한 테스트 제거	오래 실패가 없거나, 다른 항목과 결과가 거의 같은(상관이 높은) 항목을 빼거나 표본으로 돌린다.	드문 결함 메커니즘을 놓침, 공정 변화 뒤에 다시 필요해짐 → 표본 감사 유지

파이널 테스트 4.47 s를 3.1 s로. 서로 독립인 SerDes·LPDDR5X·ADC를 동시에 돌리면 셋 가운데 가장 긴 SerDes 1.0 s(+조율 0.1 s)만 남는다. 속도 등급 탐색을 이진 탐색으로 바꾸고 스캔 압축을 두 배로 올리면 31%가 줄어든다. 동시 테스트 묶음 안의 짧은 항목(ADC)을 빼는 것은 시간을 아끼지 못한다는 점에 주목하자.

시간을 줄일 곳을 고르는 첫 도구는 테스트 시간 파레토다. 항목을 시간 순으로 늘어놓으면 보통 상위 서너 항목이 시간의 70% 이상을 차지한다. 그런데 긴 항목이 곧 뺄 항목은 아니다. 각 항목이 고유하게 잡는 불량이 얼마인지, 그 불량을 다음 단계가 잡아 주는지, 잡아 준다면 그사이에 패키지 값을 쓰는지를 함께 봐야 한다. 아래 시뮬레이터에서 TB-7 프로그램을 직접 줄여 보자.

GAME

테스트 시간 파레토: TB-7 프로그램 다이어트

보는 단계

동시 테스트 (파이널: SerDes·LPDDR·ADC 겹치기) 스캔 압축 200배 이진 탐색 (Vmin·Fmax) MBIST 병렬도 2배 (전력 여유 확인 후)

웨이퍼 T₁—

파이널 T₁—

테스트 비용 (웨이퍼+파이널)—

패키지 낭비—

추가 출하 불량—

유출 비용 ($500 × DPPM)—

목표: 비용 −25% 이상, 추가 DPPM ≤ 5, 패키지 낭비 ≤ $0.005—

해볼 것: ① 막대를 누르면 그 항목을 프로그램에서 뺀다(회색 자물쇠 항목은 뺄 수 없다). 웨이퍼 테스트에서 가장 긴 MBIST나 스캔을 빼 보자. 시간은 크게 줄지만 불량 다이가 조립되어 패키지 값을 버린다. ② 이번에는 항목을 빼지 말고 오른쪽 네 가지 기법만 켜 보자. 목표를 맞출 수 있는가? ③ 파이널에서 동시 테스트를 켠 뒤 ADC 히스토그램을 빼 보자. 시간이 줄지 않는다. 가장 긴 항목이 묶음의 시간을 정하기 때문이다. (가정: 각 항목의 고유 불량률과 '빼면 남는 유출'은 교육용 추정값, 현장 불량 비용 $500, 패키지·조립 $2, $\eta=90\%$, 사이트 4·8, 인덱스 0.3·0.4 s, 시간당 원가 $250.)

적응형 테스트는 한 걸음 더 나간다. 모든 웨이퍼에 같은 프로그램을 돌리는 대신 웨이퍼의 품질에 따라 프로그램을 바꾼다. 근거는 결함의 군집성이다. 12장의 GDBN이 보여 주었듯 결함은 웨이퍼와 영역에 몰려 있고, 미세한 지연 결함이나 잠재 결함도 굵은 결함이 많은 웨이퍼에 몰린다. 그러니 이른 항목(DC·스캔)의 수율이 높은 웨이퍼는 비싼 항목에서도 잡을 것이 적다. 그런 웨이퍼에서 비싼 항목을 건너뛰면 시간을 아끼면서 유출은 조금만 는다. 무작위로 건너뛰면 같은 시간을 아끼고도 유출은 훨씬 많다. 상관이 일을 하는 것이다.

SIMULATOR

적응형 테스트: 좋은 웨이퍼는 비싼 항목을 건너뛴다

전체 테스트비싼 항목 건너뜀문턱(이른 수율)

건너뛸 문턱: 이른 항목 수율 ≥ 로트 안 웨이퍼 품질 편차 σ

건너뛸 웨이퍼 고르는 법

건너뛴 웨이퍼—

아낀 시간 (다이당)—

아낀 비용 (로트, 1,000만 개 환산)—

추가 출하 불량—

고른 웨이퍼 (맵을 누르면)웨이퍼 맵을 누르면 그 웨이퍼의 결함 밀도와 비싼 항목의 고유 불량률이 나온다.

해볼 것: ① 문턱을 내리면 건너뛰는 웨이퍼가 늘고 시간을 더 아끼지만 유출도 는다. 추가 DPPM이 1 이하로 남는 가장 낮은 문턱을 찾아보자. ② "무작위"로 바꾸면 같은 개수의 웨이퍼를 건너뛰고도 추가 DPPM이 몇 배가 된다. 오른쪽 산점도에서 건너뛴 점이 어디에 몰리는지 보자. ③ 품질 편차 σ를 줄이면 웨이퍼끼리 비슷해져서 상관으로 얻는 이득이 작아진다. (가정: 로트 25장, 웨이퍼 결함 밀도 $D_w = 0.2\,e^{\sigma z-\sigma^2/2}$, 비싼 항목 = 확장 지연·셀 인식 패턴 0.6 s, 그 항목의 고유 불량률 $0.03\%\times(D_w/0.2)^3$, 건너뛴 불량의 10%가 뒤 단계를 빠져 출하.)

적응형 테스트에는 감사가 따라야 한다

건너뛰기 규칙은 과거 데이터로 만든 모델이다. 공정이 바뀌면 모델이 틀릴 수 있다. 그래서 건너뛴 웨이퍼에서도 일부 다이(예: 5%)는 전체 항목을 돌려 고유 불량률이 예측대로인지 계속 확인한다. 이것이 표본 감사(Sample audit)다. 감사에서 이상이 보이면 규칙을 자동으로 끈다. 이런 피드백은 14장의 STDF 데이터 흐름이 실시간에 가깝게 돌아야 가능하다.

제품별 비교와 NRE

같은 원리가 제품마다 전혀 다른 숫자로 나타난다. 무엇이 비용을 정하는지에 따라 테스트 전략이 달라진다.

제품	사이트 수	테스트 시간	비용을 정하는 것	대표 전략
DRAM·NAND 메모리	수백~수천 (웨이퍼 전면 접촉)	터치다운당 수십 분 (리텐션·패턴 반복)	비트당 원가, 리페어	극단적 병렬, 저가 메모리 테스터, 웨이퍼 레벨 번인, BIST로 핀 수 감소
모바일 SoC (TB-7)	4~16	수 초	스캔·MBIST 시간, 고속 I/O 계측기	압축, 동시 테스트, SLT로 작업량 테스트 이전, 적응형 테스트
아날로그·전력 IC	4~32	1초 안팎	정밀 계측(정착 시간), 트림	계측기 병렬화, DSP 기반 측정, 트림 알고리즘 최적화
자동차 (AEC-Q100)	2~8	여러 온도 × 수 초	0 DPPM에 가까운 목표, 3온도 삽입	PAT·DPAT, 높은 커버리지, 번인·HVST, 변경 통보로 테스트 제거가 어려움
RF·밀리미터파	1~4	수 초	RF 계측기, 소켓·보드 손실 보정	루프백·내장 검출기(BIST)로 외부 계측 줄이기

소량 제품에서는 개당 반복 비용보다 NRE가 문제다. 테스트 프로그램 개발에 엔지니어 몇 명이 1년, 디버그에 테스터 시간 수백 시간, 첫 프로브 카드와 로드보드에 수십만 달러가 든다. TB-7은 약 $1M의 NRE를 3년 동안 3,000만 개로 나눠 개당 약 $0.03을 얹는다. 같은 NRE를 10만 개짜리 ASIC이 지면 개당 $10이다. 소량 제품이 표준 테스트 플랫폼과 공용 로드보드를 쓰고, 설계 단계에서 DFT로 테스트 개발 기간을 줄이는 데 집착하는 이유다.

$$C_{NRE}/\text{개} = \frac{C_{prog} + C_{hw} + C_{char}}{V_{life}}$$

$C_{prog}$: 프로그램 개발, $C_{hw}$: 첫 프로브 카드·로드보드·소켓, $C_{char}$: 특성 평가·인증, $V_{life}$: 제품 수명 동안 생산량.

SIMULATOR

NRE 상각: 생산량이 테스트 비용을 바꾼다

제품

프로그램 개발 하드웨어 (카드·보드·소켓) 특성 평가·인증 수명 생산량 반복 테스트 비용 (개당)

NRE 합계—

개당 NRE—

개당 총 테스트 비용—

NRE = 반복 비용이 되는 생산량—

해볼 것: ① TB-7(3년 3,000만 개)에서 개당 NRE가 반복 비용의 몇 %인지 보자. ② "소량 ASIC"을 누르면 생산량이 20만 개가 되고 NRE가 테스트 비용의 대부분이 된다. ③ 자동차 MCU는 수명이 10년으로 길어 생산량이 크지만, 특성 평가·인증 비용이 크다. (가정: NRE는 생산 전에 한 번, 이자·재설계 무시.)

TB-7 테스트 계획

TB-7 TEST PLAN테스트 계획서 · 13장

개당 테스트 비용 목표 약 $0.25

테스트 셀 시간당 원가는 $4.6M 장비를 5년, 가동률 85%로 상각한 약 $124/h에 운영비 약 $126/h를 더해 약 $250/h(≈ $0.07/s)로 잡는다. 웨이퍼 테스트는 4사이트, 터치다운당 4 s($T_1$ 2.85 s, 멀티 사이트 효율 약 90%, 스텝 0.3 s)로 다이당 $0.069, 수율 85%로 나누어 양품 다이당 약 $0.08이다. 파이널 테스트는 8사이트, 삽입당 8 s($T_1$ 4.47 s, 효율 약 90%, 인덱스 0.4 s)로 약 $0.07, SLT는 슬롯당 $2/h × 120 s로 약 $0.07이다. 프로브 카드·소켓·로드보드 상각 약 $0.03을 더해 합계 약 $0.25다. NRE 약 $1M은 3년 3,000만 개로 나눠 개당 약 $0.03을 별도로 잡는다.

유출 비용과 커버리지의 최적점은 현장 불량 비용 $500(스마트폰), 나인 하나당 패턴 시간 약 0.38 s일 때 결함 커버리지 약 99.996%(약 6 DPPM)이고, 보드 단계 $50 기준으로는 약 99.96%다. 1장에서 품질 목표로부터 구한 99.97%가 비용으로도 정당화된다. 시간 단축은 파이널 테스트의 동시 테스트(SerDes·LPDDR5X·ADC)와 Fmax 이진 탐색을 먼저 적용하고, 적응형 건너뛰기는 양산 안정 후 표본 감사와 함께 도입한다. 웨이퍼 테스트의 스캔·MBIST는 패키지 낭비 때문에 줄이지 않는다.

이 장의 결정시간당 $250, 웨이퍼 4사이트·파이널 8사이트, 개당 약 $0.25(웨이퍼 $0.08 + 파이널 $0.07 + SLT $0.07 + 소모품 $0.03), 멀티 사이트 효율 90% 이상 유지

근거 숫자$0.069/s, 4 s ÷ 4 ÷ 0.85, 8 s ÷ 8 ÷ 0.97, 120 s × $2/h, 최적 FC ≈ 99.96~99.996%

남은 문제SLT를 전수로 할지 표본으로 할지, 단계마다 무엇을 맡길지는 테스트 흐름 전체를 보고 정한다(14장).

핵심 정리

시간당 원가는 $C_{hr} = C_{cap}/(n_{dep}\cdot8760\cdot U) + c_{op}$이다. 감가상각이 가장 크고, 가동률이 떨어지면 그 몫이 바로 오른다. TB-7 셀은 약 $250/h, 곧 1초에 약 7센트다.
개당 비용은 $C_{hr}(T_N+t_{index})/(3600N)$, 양품당 비용은 그것을 수율로 나눈 값이다. TB-7은 웨이퍼 $0.08 + 파이널 $0.07 + SLT $0.07 + 소모품 $0.03 ≈ $0.25다.
멀티 사이트의 직렬 몫 $s$는 처리량을 $1/(sT_1)$에서 포화시킨다(암달 법칙). 멀티 사이트 효율 $\eta = 1-(T_N-T_1)/((N-1)T_1)$. 프로브 카드·테스터 구성 비용과 가장자리 손실 때문에 최적 사이트 수는 유한하다.
불량 다이도 테스트 시간을 쓴다. stop-on-fail은 단일 사이트에서는 시간을 아끼지만, 멀티 사이트에서는 터치다운이 가장 느린 사이트를 기다리므로 이득이 작다. 웨이퍼 테스트 유출은 패키지 값을 버리게 한다.
테스트 비용은 $-\ln(1-FC)$로, 유출 비용은 $C_{field}(1-Y^{1-FC})$로 늘고 준다. 최적점 $1-FC^* \approx c_s\tau/(C_{field}(-\ln Y))$. 현장 불량 비용이 클수록, 수율이 낮을수록 높은 커버리지가 정당하다.
동시 테스트, 압축, 탐색 최적화, 적응형 테스트, 상관 기반 제거가 시간을 줄인다. 항목을 뺄 때는 시간보다 그 항목의 고유 불량과 그것이 다음 단계에서 쓰는 돈을 본다. 적응형 테스트에는 표본 감사가 따라야 한다.
NRE는 생산량으로 나눈다. 대량 제품에서는 몇 센트지만 소량 제품에서는 테스트 비용의 대부분이 된다.

확인 퀴즈

1. 장비값 $4.6M, 감가상각 5년, 운영비 $126/h인 테스트 셀의 가동률이 85%에서 60%로 떨어졌다. 시간당 원가는 대략 얼마가 되는가?

감가상각 몫은 $4.6\times10^6/(5\times8760\times0.60) \approx \$175$/h로 오른다. 이 모델에서 운영비는 가동 시간당 단가이므로 그대로 $126이다. 합계는 약 $301/h로 20% 남짓 오른다. 장비가 노는 시간도 돈이라는 뜻이다.

2. 단일 사이트 테스트 시간이 3 s이고 직렬 몫이 10%인 프로그램을 16사이트로 돌린다. 다이 한 개에 드는 테스트 시간(인덱스 제외)은?

$T_N/N = T_1[(1-s)/N + s] = 3\times(0.9/16 + 0.1) = 3\times0.156 \approx 0.47$ s다. 완전 병렬이라면 0.19 s였겠지만, 직렬 몫 때문에 사이트를 아무리 늘려도 $sT_1 = 0.3$ s 아래로는 내려가지 않는다.

3. 4사이트 웨이퍼 테스트에서 stop-on-fail을 켰는데 터치다운 시간이 거의 줄지 않았다. 가장 그럴듯한 이유는?

동기식 멀티 사이트에서는 프로버가 모든 사이트의 테스트가 끝나야 움직인다. 수율 85%에서 네 사이트가 모두 불량일 확률은 $0.15^4\approx0.05\%$라 평균 시간은 거의 그대로다. 이득은 불량 사이트가 공유 계측기 차례를 건너뛰어 직렬 구간이 줄어드는 데서만 나온다.

4. 테스트 비용 + 유출 비용 모델에서 현장 불량 비용이 $50에서 $500으로 열 배 오르면 최적 커버리지의 '남은 몫' $1-FC^*$는 어떻게 되는가?

$1-FC^* \approx c_s\tau/(C_{field}(-\ln Y))$이므로 $C_{field}$에 반비례한다. 99.96%이던 최적점이 99.996%가 된다. 나인 하나를 더 얻는 테스트 비용은 일정한데, 그로써 피하는 유출 비용이 열 배가 되었기 때문이다.