테스트 흐름, KGD와 데이터

단계별 역할 분담

한 번의 테스트로 모든 결함을 잡을 수 없다는 것은 1장에서 이미 보았다. 그렇다면 테스트를 여러 단계로 나누는 기준은 무엇일까. 답은 세 가지다. 언제 잡아야 가장 싼가(10배 법칙), 어디서만 보이는가(패키지 결함은 패키지 뒤에만, 온도 결함은 그 온도에서만), 어떤 장비가 그 일에 가장 싼가(13장의 시간당 원가). 이 기준으로 TB-7의 단계별 역할을 나누면 다음과 같다.

여기서 놓치기 쉬운 것은 웨이퍼 테스트의 두 번째 역할이다. 웨이퍼 테스트는 불량을 거르는 동시에 공정의 계기판이다. 다이 위치가 고스란히 남는 마지막 단계라서 빈 맵이 여기서 나오고, 그 맵이 7절의 수율 고리를 돌린다. 패키지가 된 뒤의 데이터는 웨이퍼 좌표를 잃기 쉬우므로, 다이마다 칩 ID(ECID, electronic chip ID)를 퓨즈에 써 넣어 파이널 테스트와 SLT, 나아가 현장 반환품의 데이터까지 웨이퍼 좌표로 되돌릴 수 있게 한다.

온도 삽입

결함 가운데에는 특정 온도에서만 드러나는 것이 많다. 저항성 비아와 얇아진 배선은 뜨거울 때 저항이 커져 지연 결함이 되고, 누설은 온도에 지수적으로 늘어난다. 거꾸로 첨단 공정에서는 온도 역전(Temperature inversion) 때문에 낮은 전압에서 차가울 때 트랜지스터가 더 느려지고, 솔더와 기판의 균열은 차가울 때 벌어진다. 그래서 테스트 흐름은 온도를 몇 번 바꿀지, 곧 온도 삽입(Temperature insertion)을 몇 번 할지 정해야 한다. 삽입 한 번은 핸들러 온도를 바꾸고 다시 한 번 전체를 소켓에 넣는 일이라 비용이 거의 한 단계만큼 든다.

모바일 SoC인 TB-7은 파이널 테스트를 뜨거운 쪽 한 번으로 한다. 지연 결함과 누설이 가장 잘 드러나는 온도이고, 11장의 고전압 스트레스(HVST)를 같은 삽입에 넣기 좋기 때문이다. 차가운 쪽의 위험(온도 역전)은 셔무에서 찾은 Vmin 가드밴드(10장)와 SLT로 보완한다. 자동차 제품은 사정이 다르다. 차량의 사용 온도가 −40~125 °C이고 목표가 사실상 0 DPPM이므로, AEC-Q100 등급 제품은 보통 웨이퍼에서 두 온도, 파이널에서 세 온도를 시험한다. 테스트 비용이 모바일의 몇 배가 되는 첫째 이유다.

누적 수율과 테스트 위치

흐름 전체의 수율은 단계 수율의 곱이다. TB-7은 웨이퍼 테스트 85%(리페어 뒤), 조립 약 99.5%, 파이널 테스트 97%, SLT 약 99.5%이므로 웨이퍼 위의 다이 100개 가운데 약 81.6개가 출하된다.

결함 종류마다 단계별 검출 확률을 표로 만들면 흐름의 성능을 계산할 수 있다. 아래 시뮬레이터의 행렬이 그 표다. 칸의 숫자는 교육용 추정값이지만, 모양은 실제 흐름과 같다. 정적 로직과 메모리 결함은 웨이퍼 테스트에서 거의 다 잡히고, 패키지 결함은 파이널 테스트에서만 잡히며, 간헐·데이터 의존 결함은 SLT가 아니면 잘 잡히지 않는다. 초기 고장(Infant mortality)은 번인이나 HVST 같은 스트레스가 있어야 드러난다(11장).

KGD와 칩렛·HBM

다이 하나를 패키지 하나에 넣는 TB-7에서는 웨이퍼 테스트가 놓친 불량 다이가 패키지 값 $2를 버리게 할 뿐이다. 그런데 여러 다이를 한 패키지에 넣는 칩렛(Chiplet)·2.5D·3D 패키지에서는 사정이 완전히 달라진다. GPU 다이 옆에 HBM 스택 여러 개를 실리콘 인터포저 위에 나란히 붙인 패키지를 생각해 보자. HBM 스택 하나는 다시 DRAM 다이 8~12장과 베이스 다이를 TSV로 쌓은 것이다. 이 가운데 어느 하나라도 불량이면 패키지 전체가 불량이고, 대개 떼어 내 고칠 수 없다. 불량 다이 하나가 비싼 다이 여러 개와 비싼 패키지를 함께 버린다.

그래서 칩렛에 들어갈 다이에는 KGD(Known good die)라는 더 엄격한 기준을 적용한다. 패키지 단계에서 하던 실속도·고속 I/O 테스트를 웨이퍼에서 미리 하고(고성능 프로브 카드), 필요하면 웨이퍼 레벨 번인까지 한다. HBM은 쌓은 뒤에도 스택 단위로 다시 시험해 KGSD(Known good stacked die)로 내보낸다. 다이마다 칩렛 사이 연결을 시험하는 IEEE 1838(3D 테스트 접근)과 HBM 인터페이스의 리페어(여분 TSV·여분 채널)가 이를 돕는다. 패키징 쪽 이야기는 PackagingBook의 2.5D·3D 장을 보자.

SLT의 부상

10년 전만 해도 SLT는 일부 고급 제품의 선택 사항이었다. 지금은 모바일·PC·서버 SoC 대부분이 SLT를 거친다. 이유는 구조 테스트의 커버리지 숫자와 현장 불량 사이에 틈이 생겼기 때문이다. 고착 커버리지 99% 이상, 천이 90% 이상을 달성한 칩이 고객의 보드에서 OS 부팅에 실패하거나 특정 작업량에서만 오류를 낸다. 그 틈에 들어 있는 것은 이런 것들이다.

• 폴트 모델 밖의 결함. 작은 지연 결함(slack이 큰 경로를 지나는 미세 지연), 셀 내부 결함, 결합 잡음에 민감한 브리지. 구조 패턴은 이들을 우연히만 민감화한다.
• 시험 조건과 사용 조건의 차이. 스캔 캡처는 몇 사이클짜리 펄스지만 실제 동작은 수십억 사이클 동안 전원 잡음(IR 강하, di/dt)과 온도 기울기를 만든다. 파이널 테스트의 전원 공급은 이상적이고 보드의 전원망은 그렇지 않다.
• 시스템 상호작용. 캐시 일관성, 코어 간 통신, DVFS 전환 순간, 절전 상태에서의 복귀 같은 상태 전환. 단일 블록 테스트로는 만들기 어렵다.
• 설계 마진 문제와 실리콘 버그. 결함이 아니라 공정 변동의 꼬리에서 타이밍이 깨지는 다이, 혹은 특정 순서에서만 드러나는 설계 버그. 출시 초기의 SLT는 이것을 찾아 설계·테스트로 되돌리는 역할도 한다.

SLT는 실제 보드와 비슷한 시험 보드에 칩을 꽂고 OS를 부팅해 작업량을 돌린다. 장비는 단순하지만 시간이 길어(TB-7은 120 s) 슬롯 수백 개짜리 랙을 쓴다. 13장에서 계산했듯 슬롯당 시간당 $2라서 120초가 개당 $0.07이다. 약점은 진단이다. SLT 불량은 "부팅 실패" 같은 증상만 남기므로, 불량품을 ATE로 되돌려 셔무·스캔 진단으로 원인을 찾고, 그 결과를 ATE 패턴으로 옮긴다. 이렇게 SLT가 찾은 것을 파이널 테스트가 잡게 되면 SLT 불량률이 떨어지고, 그때 SLT를 전수에서 표본으로 바꾼다. TB-7 계획의 "초기엔 전수, 안정 후 표본"이 이 순환이다.

현장 고장, SDC와 인필드 테스트

출하 뒤에도 고장은 생긴다. 출하 시 이미 있던 결함이 늦게 드러나기도 하고(유출), 사용 중에 새로 생기기도 한다(마모, 일렉트로마이그레이션, 산화막 열화). 이 가운데 가장 골치 아픈 것이 조용한 데이터 손상(Silent data corruption, SDC)이다. 칩이 멈추거나 오류를 알리지 않고 틀린 계산 결과를 정상처럼 내놓는 것이다. 대규모 데이터센터를 운영하는 회사들이 공개한 보고에 따르면, 서버 수천 대에 한 대꼴로 특정 명령이나 특정 데이터에서만 틀린 답을 내는 코어가 있었다. 이런 코어는 출하 테스트를 모두 통과했고, 같은 작업을 다시 돌리면 대개 맞는 답을 낸다.

SDC가 어려운 이유는 세 가지다. 첫째, 결함이 특정 명령·데이터 패턴·전압·온도·주파수 조합에서만 드러난다. 둘째, 오류 정정(ECC)이 보호하는 메모리가 아니라 연산 장치 안에서 생기므로 탐지 장치가 없다. 셋째, 수백만 코어 중 소수라서 개별 칩 테스트의 확률로는 잡히지 않지만, 함대(Fleet) 전체로는 매일 어딘가에서 일어난다. 대응은 두 방향이다. 출하 전에는 SLT와 다양한 전압·주파수 조건의 기능 테스트를 늘리고, 출하 후에는 인필드 테스트(In-field test)로 주기적으로 코어를 검사해 의심스러운 코어를 격리한다.

인필드 테스트의 도구는 이 책에서 이미 본 것들이다. 7장의 LBIST는 테스터 없이 칩 안에서 의사 난수 패턴을 만들고 서명을 비교하므로 전원을 켤 때 돌리기 좋다. 6장의 스캔 패턴을 칩 안의 메모리에 압축해 넣고 운영 중에 코어 하나씩 꺼내 돌리는 방식도 쓰인다. 자동차 전장품은 ISO 26262 기능 안전 표준이 요구하는 진단 커버리지를 맞추기 위해 이런 테스트를 정해진 주기로 돌린다. 핵심 지표는 결함이 생긴 뒤 안전 상태로 가기까지의 시간이 시스템의 고장 허용 시간보다 짧아야 한다는 것이다. 8장의 IJTAG 네트워크가 현장에서도 BIST를 부르고 결과를 읽는 통로가 된다.

테스트 데이터: STDF

테스터는 결과를 판정만 하고 끝내지 않는다. 모든 측정값과 판정을 파일로 남긴다. 업계 표준 형식이 STDF(Standard Test Data Format, V4)다. 장비 회사가 달라도 같은 형식으로 쓰므로, 수율 관리 시스템이 여러 테스터의 데이터를 한곳에 모을 수 있다. STDF는 이진 파일이며 레코드의 연속이다. 레코드마다 길이(REC_LEN, 2바이트)와 종류(REC_TYP·REC_SUB, 각 1바이트)로 된 머리말이 붙고, 그 뒤에 정해진 순서의 필드가 온다. 필드 형식은 U*1·U*2·U*4(부호 없는 정수), I*2(부호 있는 정수), R*4(실수), C*n(길이가 앞에 붙은 문자열), B*1(비트 필드) 등이다.

12장의 빈 맵은 PRR의 X_COORD·Y_COORD·HARD_BIN을 웨이퍼 좌표에 찍은 것이고, 10장의 Vmin 분포나 4장의 IDDQ 분포는 PTR의 RESULT를 TEST_NUM별로 모은 것이다. 파일 하나가 웨이퍼 한 장이면 수 MB, 측정값을 모두 기록하는 특성 평가 모드에서는 수백 MB가 된다. 연간 1,000만 개 TB-7이면 웨이퍼 약 1.6만 장이라 웨이퍼 테스트 데이터만 해마다 수십 TB가 쌓인다. 그래서 양산에서는 기록할 측정값을 고르고, 실시간 분석이 필요한 값은 스트리밍 방식으로 보낸다.

데이터 분석과 수율 고리, RMA

테스트 데이터는 세 갈래의 고리로 돌아간다. 가장 큰 고리는 수율 고리다. 웨이퍼 테스트의 빈 맵과 파라메트릭 맵이 수율 관리 시스템(YMS)에 들어가 공정 이력, 인라인 결함 검사, 장비 로그와 합쳐진다. 맵의 무늬(가장자리 고리, 중심, 긁힘, 샷 반복)를 분류하고 공통 장비를 찾아 원인을 좁힌 뒤 공정을 고친다. 이 과정은 YieldBook의 주제다. 두 번째는 테스트 고리다. 파이널 테스트와 SLT, 현장에서 나온 불량을 분석해 앞 단계의 테스트를 보강한다. 세 번째는 양산 제어 고리다. PAT 한계를 로트마다 다시 계산하고(12장), 적응형 테스트 규칙을 갱신하며(13장), 접촉 저항 추이로 클리닝 주기를 정한다(3장).

고리의 가치를 정하는 것은 속도다. 공정 문제로 수율이 5%p 떨어졌다면, 그것을 알아채고 고치기까지 걸린 주(週)마다 웨이퍼 수백 장 분의 다이를 잃는다. 데이터가 하루에 한 번 묶음으로 올라오고 사람이 맵을 넘겨 보며 무늬를 찾는다면 몇 주가 걸리고, 테스트가 끝나는 즉시 맵이 분류되어 경보가 울린다면 며칠이면 된다. 아래 시뮬레이터에서 무늬를 직접 분류해 보자.

마지막 고리가 RMA(Return material authorization) 분석이다. 고객이 불량을 반환하면 먼저 ECID로 그 칩의 웨이퍼·로트·좌표와 모든 단계의 테스트 기록을 찾는다. 그리고 ATE에서 다시 시험해 증상을 재현한다. 결과는 세 가지 가운데 하나다. 재현되지 않음(NTF, no trouble found)이면 보드·소프트웨어 문제이거나 간헐 결함이다. 재현되고 현재 테스트로 잡힘이면 출하 당시 테스트를 통과한 뒤 생긴 고장(신뢰성)이거나 테스트 한계·장비 문제다. 재현되지만 현재 테스트로 안 잡힘이면 진짜 테스트 구멍이다. 이때 진단(스캔 진단, 물리 분석)으로 결함 위치를 찾고, 그 결함을 잡는 패턴이나 한계를 추가한 뒤, 같은 웨이퍼·로트의 이웃 다이에 위험이 있는지 판단한다. 12장의 GDBN과 PAT의 상당수가 이런 RMA 분석에서 태어났다.

TB-7 테스트 계획