Chapter 11

게이트 구동과 보호

전력 스위치는 게이트 하나로 수백 A를 켜고 끈다. 그 게이트는 수십 nF의 커패시터이고, 앞에는 저항과 몇 nH의 배선 인덕턴스가 있으며, 뒤에서는 800 V가 수십 V/ns로 흔들린다. 게이트 드라이버는 이 커패시터를 정해진 전압까지 빠르고 깨끗하게 충·방전하고, 꺼져 있어야 할 때 확실히 꺼 두며, 단락이 나면 2–3 µs 안에 찾아내 부드럽게 끈다. 이 장은 게이트 루프 RLC에서 출발해 구동 전압·게이트 전력·밀러 유도 턴온·절연과 CMTI·부트스트랩·DESAT 단락 보호·능동 게이트 구동까지, 드라이버 설계의 손잡이 하나하나를 계산한다.

게이트 루프를 직렬 RLC로 보고 감쇠비· $V_{GS}$ 오버슈트·상승 시간을 계산하고, 게이트 저항과 배선 인덕턴스의 허용 범위를 정할 수 있다.
구동 전압이 $R_{DS(on)}$ ·산화막 전계·UVLO에 주는 영향을 Si·SiC·GaN별로 설명하고, 게이트 전력 $Q_G\Delta V f$ 로 바이어스 전원을 산정할 수 있다.
밀러 유도 턴온( $C_{gd}\,dv/dt$ )의 크기를 계산하고 음 바이어스·밀러 클램프·턴온/턴오프 저항 분리의 효과를 비교할 수 있다.
절연 방식과 CMTI, 부트스트랩 커패시터 용량과 전압 처짐을 설계할 수 있다.
단락 Type I/II, DESAT 블랭킹·검출 시간, 소프트·2단 턴오프의 오버슈트를 계산하고, 능동 게이트 구동으로 dv/dt·di/dt를 따로 조절하는 원리를 설명할 수 있다.

게이트 드라이버가 하는 일

컨트롤러가 내는 것은 3.3 V, 수 mA의 PWM 논리 신호다. 스위치가 원하는 것은 +18 V/−4 V를 수 A~20 A 피크로 밀고 당기는 전하 펌프다. 게다가 하이 사이드 스위치의 소스는 0 V와 800 V 사이를 수십 V/ns로 오간다. 그래서 게이트 드라이버(gate driver)는 다섯 가지 일을 한다. ① 레벨 변환과 증폭(논리 → 전력 펄스, 출력단 토템폴), ② 절연(제어 접지와 스위치 기준 전위 분리), ③ 바이어스 전원(떠 있는 $+V$ / $-V$ 공급), ④ 보호(DESAT 단락 감지, UVLO, 소프트 턴오프, 밀러 클램프), ⑤ 속도 조절(턴온·턴오프 게이트 저항, 능동 구동). 스위치 자체의 스위칭 과도와 손실은 10장이 본진이고, 이 장은 그 과도를 만드는 게이트 쪽을 다룬다.

그림 11-1. 절연형 게이트 드라이버의 구성. 절연 장벽 오른쪽(2차 측) 전체가 스위치 소스와 함께 0 V ↔ 800 V로 흔들린다. 턴온·턴오프 경로를 다른 저항으로 나누고, 밀러 클램프 핀은 게이트에 직접, DESAT 핀은 드레인에 고전압 다이오드로 잇는다.

게이트에서 본 전력 스위치는 커패시터다. 게이트를 $V_{GS}$ 까지 올리는 데 드는 전하가 게이트 전하(gate charge) $Q_G$ 이고, 그 곡선( $Q_{GS}$ → 밀러 플래토 $Q_{GD}$ → 나머지)은 6장에서 만들었다. 드라이버 설계의 거의 모든 식은 " $Q_G$ 를 얼마나 빨리(전류), 어떤 전압 창 사이로( $\Delta V$ ), 얼마나 자주( $f$ ) 옮기느냐"로 정리된다.

소자	권장 구동 (온/오프)	절대 최대	$V_{th}$	PW-800 예와 $Q_G$
Si 슈퍼정션 MOSFET	+10~12 V / 0 V	±20 V	약 3–4 V	650 V 40 mΩ, 약 90 nC
Si IGBT 모듈	+15 V / −8 V	±20 V	약 5.5–6.5 V	TI 비교 모듈, 약 5 µC(~)
SiC MOSFET	+15~18 V / −3~−5 V	약 +22 V / −8 V(~)	약 2.8 V(25 °C) → ~1.9 V(175 °C)	TI 모듈 약 1.3 µC, 650 V 40 mΩ 약 60 nC
증강형 GaN HEMT(p-GaN 게이트)	+5~6 V / 0~−3 V	약 +7 V / −10 V(~)	약 1.2–1.7 V	GC 650 V 약 3 nC, DC 100 V 약 12 nC(~)

게이트 루프는 RLC 회로다

드라이버 출력단의 저항 $R_{drv}$ , 외부 게이트 저항 $R_{G,ext}$ , 칩 안 게이트 배선 저항 $R_{G,int}$ , 그리고 드라이버에서 게이트를 거쳐 켈빈 소스로 돌아오는 배선의 게이트 루프 인덕턴스(gate loop inductance) $L_G$ 가 입력 커패시턴스 $C_{iss}$ 와 직렬로 이어진다. 드라이버가 $-V_{neg}$ 에서 $+V_{pos}$ 로 계단을 내면 이것은 교과서의 직렬 RLC 계단 응답이다.

그림 11-2. 게이트 루프. 드라이버–외부 저항–배선 인덕턴스–칩 내부 저항–입력 커패시턴스가 직렬이다. 게이트 귀환을 전력 소스와 같은 리드로 하면 공통 소스 인덕턴스

L_{CS}

에

L_{CS}\,di_D/dt

가 걸려 게이트 전압을 깎는다(켈빈 소스로 분리).

L_G\frac{di_G}{dt} + R_G\, i_G + v_{GS} = V_{drv}(t),\qquad \zeta = \frac{R_G}{2}\sqrt{\frac{C_{iss}}{L_G}},\qquad \omega_0 = \frac{1}{\sqrt{L_G C_{iss}}}

\text{오버슈트} = \exp\!\left(-\frac{\pi\zeta}{\sqrt{1-\zeta^2}}\right)\ (\zeta \lt 1),\qquad I_{G,pk} \approx \frac{\Delta V}{R_G}\ (\zeta \gt 1)

여기서

R_G = R_{drv} + R_{G,ext} + R_{G,int}

C_{iss}

는

Q_G/\Delta V

로 잡은 등가 커패시턴스(밀러 구간을 평균한 값). 임계 감쇠 저항은

R_{crit} = 2\sqrt{L_G/C_{iss}}

다.

숫자가 소자마다 극적으로 다르다. TI SiC 모듈은 $C_{iss}$ 가 약 59 nF(1.3 µC/22 V)라 $L_G$ = 20 nH에서도 $R_{crit}$ ≈ 1.2 Ω이다. 외부 2.5 Ω만 달아도 과감쇠라 게이트 링잉은 거의 없다. 반면 GC 충전기의 GaN은 $C_{iss}$ ≈ 0.5 nF, $L_G$ = 5 nH면 $R_{crit}$ ≈ 6.3 Ω이다. 2 Ω으로 빠르게 몰면 $\zeta$ ≈ 0.3, 오버슈트 약 35 % — 6 V 구동이 8 V를 넘어 p-GaN 게이트 절대 최대(약 7 V)를 깬다. GaN 게이트 루프는 1 nH 단위로 다투어야 하는 이유다.

SIMULATOR

게이트 루프 RLC: V_GS 오버슈트와 링잉

소자

외부 R_G 루프 인덕턴스 L_G

감쇠비 ζ—

V_GS 피크—

오버슈트—

상승 10–90 %—

I_G 피크—

판정—

해석해:

\zeta \lt 1

이면

v = V_{pos} - \Delta V e^{-\alpha t}(\cos\omega_d t + \tfrac{\alpha}{\omega_d}\sin\omega_d t)

\zeta \gt 1

이면 두 실근의 지수 합.

R_{drv}

= 0.5 Ω,

R_{G,int}

은 소자별(모듈 1 Ω, 디스크리트 SiC 4 Ω, Si 1 Ω, GaN 0.5 Ω). 위:

v_{GS}

(빨간 선은 절대 최대, 주황 점선은

V_{th}

), 아래:

i_G

. 해볼 것: GaN에서 R_G를 0.5 Ω → 6 Ω으로 올리며 7 V 선을 넘지 않는 최소 저항을 찾고, SiC 모듈에서 R_G = 0일 때 피크 전류가 드라이버 정격 20 A를 넘는 것을 확인하자.

게이트 루프를 작게드라이버를 스위치 바로 옆(GaN은 수 mm 안)에 두고, 게이트와 켈빈 소스 귀환을 겹친 두 층 배선으로 깔면

L_G

는 1–3 nH까지 내려간다. 외부

R_G

는 링잉을 죽이는 감쇠 저항이기도 하므로 0으로 만들지 않는다.

구동 전압, 온저항, 산화막 전계

온 상태 게이트 전압은 온저항(on-resistance) 중 채널 성분을 정한다. 채널 저항은 반전층 전하에 반비례하므로 $V_{GS}-V_{th}$ 에 반비례한다. 나머지(드리프트·기판·패키지)는 게이트와 무관하다.

R_{DS(on)}(V_{GS}) = R_{ch,ref}\,\frac{V_{ref}-V_{th}}{V_{GS}-V_{th}} + R_{rest},\qquad E_{ox} \approx \frac{V_{GS}}{t_{ox}}

여기서

R_{ch,ref}

은 기준 구동

V_{ref}

에서의 채널 저항. SiC MOSFET은 계면 트랩 때문에 채널 이동도가 낮아(8장) 1200 V급에서도 채널 비중이 약 40–50 %로 크다. Si 슈퍼정션은 드리프트층이 지배해 채널 비중이 수 %에 불과하다.

그래서 SiC는 구동 전압에 민감하다. TI 모듈을 +18 V 대신 +15 V로 몰면 25 °C 온저항이 약 10 % 오르고, 게이트 전원이 처져 +12 V가 되면 약 30 % 오른다. 반대로 전압을 올리면 산화막 전계가 오른다. 두께 약 50 nm 산화막에 +18 V는 약 3.6 MV/cm로, SiO₂ 장기 신뢰 한계(약 4 MV/cm 근처)에 가깝다. 음 바이어스도 문턱 전압 드리프트(BTI)를 키우므로 −4~−5 V 이상 깊게 쓰지 않는다. GaN p-GaN 게이트는 산화막이 아니라 쇼트키·p-n 접합이라, 6 V를 조금만 넘어도 게이트 누설이 급증한다(9장).

그림 11-3. 소자별 게이트 전압 창(교육용 대표값). 회색 막대는 절대 최대 범위, 초록은 권장 온·오프 구동, 주황 세로선은 상온

V_{th}

. SiC는 위쪽이 산화막 전계, 아래쪽이 문턱 드리프트로 막히고, GaN은 위가 7 V로 좁다.

SIMULATOR

구동 전압 → R_DS(on)·전도 손실·산화막 전계

소자

온 구동 V_GS 드레인 전류 고온 (SiC 175 °C, Si·GaN 150 °C)

R_DS(on)—

정격 구동 대비—

채널 비중—

전도 손실 I²R—

게이트 스트레스—

판정—

전류 슬라이더는 소자 정격의 백분율(SiC 모듈 100 % = 800 A, Si·GaN 100 % = 30 A). 곡선 세 개: 실선 = 선택 온도, 점선 = 다른 온도, 세로선 = UVLO 문턱(SiC 약 12.5 V, Si 약 8 V, GaN 약 4 V). SiC 고온:

V_{th}

2.8 → 1.9 V, 채널 저항 ×0.8(이동도 개선), 나머지 ×2.25 → 표의 3.2 mΩ. 해볼 것: SiC에서 +15 V와 +18 V의 전도 손실 차이를 상온·고온에서 비교하면, 고온에서는 채널 비중이 줄어 차이가 작아진다.

게이트 전력과 턴온·턴오프 저항 분리

한 주기마다 게이트 커패시터는 $\Delta V = V_{pos}-V_{neg}$ 를 오르내리며 $Q_G$ 를 받았다 내놓는다. 충전할 때 전원이 $Q_G\Delta V$ 를 내고, 그 절반은 커패시터에 저장됐다가 방전할 때 저항에서 열이 된다. 결국 주기당 $Q_G\Delta V$ 전부가 게이트 루프 저항들에서 소모된다. 저항값과 무관하다는 점이 중요하다. 저항은 손실이 어디서 나는지만 나눈다.

P_G = Q_G\,\Delta V\, f_{sw},\qquad P_{drv} = P_G\,\frac{R_{drv}}{R_{drv}+R_{G,ext}+R_{G,int}},\qquad I_{G,pk} \approx \frac{\Delta V}{R_{drv}+R_{G,ext}+R_{G,int}}

Q_G

는

V_{neg}

에서

V_{pos}

까지의 게이트 전하(데이터시트 조건과 같은 전압 창일 때). 바이어스 전원 용량은

P_G

에 드라이버 정지 전류 소비를 더해 잡는다.

TI 인버터: 1.3 µC × 22 V × 10 kHz = 0.29 W(스위치당), 6개 합 약 1.7 W. 작아 보이지만 절연 DC-DC 하나가 2 W급이어야 하고, 피크 전류는 22 V/(0.5 + 2.5 + 1) Ω ≈ 5.5 A다. DC 서버 GaN은 12 nC × 5 V × 500 kHz = 30 mW로 작다. 같은 회로를 Si로 200 kHz에 돌리면 약 60 nC × 10 V × 200 kHz = 0.12 W — 스위칭 손실만이 아니라 게이트 손실에서도 GaN이 유리하다. 경부하 효율이 문제가 되는 12장의 손실 분해에서 다시 나온다.

그림 11-4. 턴온·턴오프 게이트 저항 분리. 턴온은 상대 소자의 역회복과 dv/dt를 정하므로 느리게, 턴오프는 손실과 밀러 턴온 여유를 위해 빠르게 하는 것이 일반적이다.

SIMULATOR

게이트 전력 예산: Q_G·ΔV·f와 바이어스 전원

응용

스위칭 주파수 V_pos V_neg 외부 R_G

Q_G (ΔV 창)—

P_G / 스위치—

드라이버 칩 발열—

스위치 수 × 합—

I_G 피크—

판정—

Q_G(\Delta V) \approx Q_{G,ref} + 0.8\,(Q_{G,ref}/\Delta V_{ref})(\Delta V-\Delta V_{ref})

— 밀러 전하는 전압 창과 무관하고 나머지만 비례한다고 본 근사.

R_{drv}

= 0.5 Ω, 드라이버 피크 정격 20 A(GaN용 소형 드라이버는 약 5 A). 그래프: 응용별 기본 조건의 스위치당

P_G

f

직선(로그-로그), 굵은 선이 현재 응용. 해볼 것: TI SiC를 IGBT와 비교하면

Q_G

는 작지만 주파수가 높아 게이트 전력은 비슷한 크기다. GC GaN을 1 MHz로 올려도 수 mW에 그친다.

밀러 유도 턴온과 음 바이어스·밀러 클램프

하프 브리지에서 하단 스위치가 꺼져 있는 동안 상단 스위치가 켜지면 스위치 노드가 0 V에서 800 V로 수십 V/ns로 올라간다. 꺼진 하단 소자의 드레인이 올라가는 셈이고, 게이트-드레인 커패시턴스 $C_{gd}$ 를 통해 변위 전류 $C_{gd}\,dv/dt$ 가 게이트로 흘러든다. 이 전류는 턴오프 경로 저항을 지나 드라이버로 빠져나가야 하는데, 그 저항 양단 전압만큼 $V_{GS}$ 가 들린다. 들린 $V_{GS}$ 가 $V_{th}$ 를 넘으면 하단도 잠깐 켜져 DC 링크가 단락된다. 이것이 밀러 유도 턴온(Miller-induced / parasitic turn-on)이다.

그림 11-5. 밀러 유도 턴온. 상단 턴온으로 스위치 노드가 오르면 하단

C_{gd}

로 변위 전류가 흘러 턴오프 경로 저항에 전압을 만든다. 음 바이어스는 출발점을

V_{th}

에서 멀리 두고, 밀러 클램프는 게이트 핀에서 바로 낮은 임피던스로 전류를 뺀다(칩 내부

R_{G,int}

는 못 건너뛴다).

게이트 노드에 키르히호프 전류 법칙을 쓰면 1차 미분 방정식이 된다. $C_{gd}$ 는 드레인 전압에 따라 크게 변하는 비선형 커패시턴스라(낮은 전압에서 크다) 시간 적분으로 푼다.

\big(C_{gs}+C_{gd}(v_{DS})\big)\frac{dv_{GS}}{dt} = C_{gd}(v_{DS})\frac{dv_{DS}}{dt} - \frac{v_{GS}-V_{neg}}{R_{off}},\qquad R_{off} = R_{sink} + R_{G,off} + R_{G,int}

\Delta V_{GS,\max} \le \frac{\int_0^{V_{DC}} C_{gd}\,dv}{C_{gs}+C_{gd}} = \frac{Q_{GD}}{C_{iss}}\quad(R_{off}\to\infty\text{인 용량 분배 상한})

모델 값(TI 모듈, 다이 8개 합):

C_{gs}

= 24 nF,

C_{gd}(v) = 0.1 + 1.9/(1+v/15\,\text{V})

nF,

R_{sink}

= 0.5 Ω,

R_{G,int}

= 1 Ω. 밀러 클램프가 켜지면

R_{off} = R_{G,int} + 0.3\,\Omega

SIMULATOR

밀러 유도 턴온: dv/dt, 턴오프 저항, 음 바이어스, 클램프

스위치 노드 dv/dt 턴오프 외부 R_G,off

오프 바이어스

능동 밀러 클램프 접합 175 °C (V_th 1.9 V)

V_GS 피크—

V_th까지 여유—

변위 전류 피크—

관통 전류 피크—

관통 에너지—

판정—

V_{DC}

= 800 V를 일정 dv/dt 경사로 올리고 반암시적 오일러로 적분(4000 단계). 관통 전류는

g_m

(약 65 S)

\times(v_{GS}-V_{th})

, 에너지는 그 전류와 순간

v_{DS}

의 곱을 적분한 어림값. 위:

v_{GS}

, 아래:

v_{DS}

(파랑)와 변위 전류(주황). 해볼 것: 175 °C, 30 V/ns에서 0 V 오프는 바로 관통이 나고, −4 V만으로는 여유가 빠듯하며, 클램프를 더하면 외부 R_G,off를 키워도 안전해지는 것을 확인하자.

여기서 세 가지 대책의 성격이 다르다. 음 바이어스는 출발점을 내려 여유를 직접 늘리지만, SiC에서는 −5 V보다 깊게 쓰면 문턱 전압 드리프트가 커진다. 또 반대 방향 에지(상단 턴오프, 스위치 노드 하강)에서는 같은 메커니즘으로 $V_{GS}$ 가 음쪽으로 튀므로 음 절대 최대(약 −8 V)까지의 여유도 봐야 한다. 턴오프 저항을 작게 하면(그림 11-4의 분리) 변위 전류가 낮은 임피던스로 빠진다. 능동 밀러 클램프는 오프 상태에서 $V_{GS}$ 가 약 2 V 아래로 내려가면 게이트 핀과 음 레일 사이 스위치를 닫아 $R_{G,off}$ 를 우회한다. 소자 자체로는 $C_{gd}/C_{gs}$ 비가 작고 $V_{th}$ 가 높을수록 강하다. 고온에서 $V_{th}$ 가 내려가는 SiC·GaN이 불리한 이유다.

TI 하프 브리지의 오프 상태PW-800 TI 드라이버는 −4 V 오프, 턴오프 저항 약 1 Ω 분리, 능동 밀러 클램프를 모두 쓴다. 30 V/ns·175 °C 조건에서 모델은 클램프 없이

V_{GS}

피크가 약 2.1 V로

V_{th}

(1.9 V)를 살짝 넘고, 클램프를 켜면 약 −0.3 V에 머물러 2 V 넘는 여유가 생긴다. 세 대책을 겹치는 이유는 SiC의 낮은 고온

V_{th}

, 그리고 단락 내량이 2–3 µs로 짧아 관통 사고를 견딜 시간이 거의 없기 때문이다.

절연과 공통 모드 과도 내성(CMTI)

하이 사이드 드라이버의 2차 측은 스위치 노드와 함께 움직인다. 신호와 전원은 그 장벽을 건너야 한다. 신호 절연은 세 방식이 있다. 광 결합(LED → 광다이오드, 오래된 방식, 지연 수백 ns, LED 노화), 자기 결합(칩 위 코어리스 변압기로 에지·변조 신호 전달), 용량 결합(두꺼운 SiO₂ 커패시터를 건너는 고주파 변조 신호). 현재 SiC·GaN용 드라이버는 대부분 자기·용량 결합으로 전파 지연 수십 ns, 채널 간 지연 차 수 ns를 낸다.

그림 11-6. 신호 절연 방식(광·자기·용량)과 공통 모드 전류 경로. 스위치 노드의 dv/dt가 장벽 커패시턴스를 통해 1차 측 접지로 전류를 밀어 넣는다.

공통 모드 과도 내성(CMTI, common-mode transient immunity)은 장벽 양쪽 접지 사이에 dv/dt를 걸었을 때 출력이 틀리지 않는 최대 기울기다. 틀리는 방식은 두 가지다. 장벽을 건넌 변위 전류가 수신단 판정을 뒤집어 가짜 펄스를 만들거나, 진짜 펄스를 지운다. 하프 브리지에서 가짜 턴온 펄스는 곧 관통이다. 또 이 전류는 1차 측 접지로 흘러 컨트롤러 기준 전위를 흔든다. 그래서 절연 바이어스 전원은 장벽 커패시턴스가 작은(수 pF) 변압기를 고른다.

i_{cm} = (C_{iso} + C_{ps})\frac{dv}{dt},\qquad Q_{edge} = (C_{iso}+C_{ps})V_{DC},\qquad P_{cm} = (C_{iso}+C_{ps})V_{DC}^2 f_{sw}

C_{iso}

는 신호 아이솔레이터,

C_{ps}

는 절연 DC-DC의 1차-2차 커패시턴스. 10 pF × 50 V/ns = 0.5 A — 작은 접지 임피던스에도 수백 mV 노이즈가 된다.

SIMULATOR

CMTI: 장벽 커패시턴스를 건너는 공통 모드 전류

스위치 노드 dv/dt 아이솔레이터 C_iso 바이어스 전원 C_ps

드라이버 CMTI 정격

i_cm 피크—

에지 지속—

에지당 전하—

접지 노이즈 (0.2 Ω)—

CMTI 여유—

판정—

한 PWM 주기(

V_{DC}

= 800 V, 10 kHz 중 에지 부근 확대)를 그린다. 위: 스위치 노드 전압, 가운데: 공통 모드 전류, 아래: 드라이버 출력 논리. dv/dt가 정격을 넘으면 수신단 판정이 깨져 상승 에지에서 가짜 펄스·하강 에지에서 펄스 소실이 생긴다고 단순화했다. 해볼 것: GaN 하프 브리지 수준(150 V/ns)에서 100 V/ns 드라이버가 틀리는 것, 바이어스 전원 C_ps를 50 pF로 키우면 정격 안에서도 접지 노이즈가 1 V를 넘는 것.

부트스트랩 회로 설계

저전력·저전압 하프 브리지(48 V DC 서버, GC 충전기의 ACF 상단 스위치)는 하이 사이드 전원을 절연 DC-DC 대신 부트스트랩(bootstrap)으로 만든다. 하단 스위치가 켜져 스위치 노드가 0 V일 때 $V_{DD}$ 가 다이오드를 거쳐 부트스트랩 커패시터 $C_{BS}$ 를 충전하고, 상단이 켜져 스위치 노드가 $V_{in}$ 으로 오르면 다이오드가 막혀 $C_{BS}$ 가 떠 있는 게이트 전원이 된다.

그림 11-7. 부트스트랩 회로. 하단이 켜져 있는 시간만 충전되므로 듀티 100 %에 가까운 운전이 불가능하고,

C_{BS}

는 한 번의 상단 도통 동안 처짐을 견딜 만큼 커야 한다.

\Delta V_{BS} = \frac{Q_G + (I_{q}+I_{lk})\,D/f_{sw}}{C_{BS}},\qquad C_{BS} \ge \frac{Q_G + (I_q+I_{lk})\,t_{on,max}}{\Delta V_{BS,allow}},\qquad \tau_{ch} = R_{BS}C_{BS}

충전은 하단 도통

(1-D)/f

동안

V_{DD}-V_F

를 향한 지수 충전. 허용 처짐

\Delta V_{BS,allow}

는 구동 전압의 수 %(아래 시뮬레이터는 Si 0.5 V, GaN 0.2 V)로 잡고, 동시에

C_{BS}

가 게이트 등가 커패시턴스

Q_G/V_{DD}

의 10배 이상이 되게 한다. 너무 크면 첫 충전(기동)이 길어진다.

GaN에는 함정이 하나 더 있다. 데드 타임 동안 하단 GaN은 바디 다이오드 없이 역도통하며 스위치 노드가 $-V_{SD}$ (약 −2~−3 V)까지 내려간다. 그 순간 $C_{BS}$ 는 $V_{DD}-V_F+V_{SD}$ 를 향해 충전되고, 다이오드가 역방향을 막으므로 넘친 전압이 빠지지 않는다. 5 V 구동 GaN이 7 V 근처로 과충전되는 이유다. 대책은 제너 클램프, 부트스트랩 경로에 스위치(동기 부트스트랩)를 두는 방법, 데드 타임 최소화다.

SIMULATOR

부트스트랩 커패시터: 처짐, 충전, GaN 과충전

하이 사이드 소자

C_BS 스위칭 주파수 상단 듀티 D 부트스트랩 클램프 (GaN, 5.2 V)

정상 상태 V_BS 최대—

V_BS 최소—

주기당 처짐—

충전 시간/τ—

권장 C_BS 최소—

판정—

주기 단위 반복(최대 3000주기)으로 정상 상태를 찾는다: 상단 턴온에서

Q_G/C

계단, 상단 도통 중

(I_q+I_{lk})

선형 처짐, 데드 타임(Si 30 ns·

V_{SD}

0.8 V, GaN 10 ns·

V_{SD}

2.5 V)과 하단 도통 중 다이오드(

V_F

0.5 V,

R_{BS}

2 Ω) 지수 충전 — 목표가 현재 전압보다 낮으면 다이오드가 막혀 충전하지 않는다. Si:

Q_G

60 nC, UVLO 8 V, 최대 20 V. GaN:

Q_G

12 nC, UVLO 4 V, 절대 최대 6 V. 아래 그래프는 기동부터 첫 40주기. 해볼 것: GaN에서 클램프를 끄고 켜 보고, Si에서 D를 0.95 이상으로 올려 충전 시간이 τ보다 짧아지는 순간 UVLO에 걸리는 것을 보자.

단락 유형과 DESAT 감지

단락은 두 가지로 나눈다. Type I(하드 스위칭 단락)은 이미 단락된 경로로 스위치가 켜지는 경우다. 전류가 낮은 인덕턴스(수십 nH)로 빠르게 올라 소자의 포화 전류 $I_{sat}$ 에 닿고, 소자가 포화 영역에서 전압 $V_{DC}$ 전체와 $I_{sat}$ 를 동시에 견딘다. Type II(부하 중 단락)는 켜진 채 정상 전류를 흘리던 중 부하 쪽이 단락되는 경우다. 전류가 오르다 $I_{sat}$ 에서 소자가 탈포화(desaturation)하며 $v_{DS}$ 가 급상승하고, 이 dv/dt가 $C_{gd}$ 로 게이트를 끌어올려 전류가 한 번 더 튄다. 어느 쪽이든 소자 안 전력 밀도가 MW/cm²급이라 수 µs면 금속화가 녹거나 게이트 산화막이 손상된다.

E_{sc} = \int v_{DS}\, i_D\,dt \approx V_{DC}\, I_{sat}\, t_{sc},\qquad t_{blank} = \frac{C_{blank}\,V_{DESAT,th}}{I_{chg}},\qquad \Delta V_{os} = (L_\sigma + L_{sc})\frac{I_{off}}{t_{f,soft}}

V_{DESAT,th}

는 약 9 V,

I_{chg}

는 약 0.5–1 mA의 블랭킹 충전 전류. 턴온 직후

v_{DS}

가 아직 내려오지 않은 구간을 단락으로 오인하지 않도록 블랭킹을 둔다.

t_{f,soft}

는 소프트 턴오프의 전류 하강 시간.

그림 11-8. DESAT 회로(왼쪽)와 두 단락 유형의 파형(주황 = 전류, 파랑 =

v_{DS}

). 정상 도통 중에는

v_{DS}

가 낮아 블랭킹 커패시터가 다이오드로 묶여 있다가, 탈포화로

v_{DS}

가 오르면 다이오드가 막혀

C_{blank}

가 9 V까지 충전되며 고장을 알린다.

SiC MOSFET은 IGBT보다 다이가 작고 얇으며 전류 밀도가 높아 단락 내량이 약 2–3 µs로 짧다(IGBT 약 6–10 µs). IGBT용으로 쓰던 3–5 µs 검출로는 늦다. 그래서 SiC 드라이버는 블랭킹을 수백 ns로 줄이고(턴온이 빠르니 가능하다), 일부는 DESAT 대신 소스 센스 전류(센스 셀·션트·로고스키 코일)로 직접 전류를 본다. 검출한 다음 끄는 방법도 중요하다. 단락 전류 수천 A를 정상 턴오프 속도로 끊으면 $L\,di/dt$ 가 수백 V가 되어 1200 V 소자가 애벌런치로 간다. 그래서 큰 저항으로 천천히 끄는 소프트 턴오프(soft turn-off)나, 게이트를 중간 전압으로 먼저 내려 전류를 줄인 뒤 끄는 2단 턴오프(two-level turn-off)를 쓴다.

SIMULATOR

단락 보호 타임라인: 블랭킹·검출·소프트 턴오프

소자

단락 유형

검출

블랭킹 t_blank 턴오프 하강 시간 2단 턴오프 (중간 전압 0.5 µs)

검출 시각—

단락 지속 / 내량—

피크 전류—

단락 에너지—

턴오프 피크 v_DS—

판정—

V_{DC}

= 800 V,

L_\sigma

= 15 nH. 단락 경로: Type I 30 nH(전류 상승 약 27 A/ns), Type II 150 nH(정상 400 A에서 출발).

I_{sat}

: SiC 약 3500 A(+18 V, 자기 발열로

1/(1+t/3\,\mu s)

감소), IGBT 약 2400 A(+15 V,

1/(1+t/20\,\mu s)

I_{sat} \propto ((V_{GS}-V_{th})/(V_{on}-V_{th}))^{1.6}

, Type II는 탈포화 순간 게이트 들림으로 피크 ×1.25. DESAT: 탈포화와 블랭킹 종료 중 늦은 쪽 + 필터·전파 0.25 µs. 전류 감지: 1200 A 도달 + 0.15 µs(Type I은 선단 블랭킹 0.1 µs). 2단 턴오프: SiC 11 V, IGBT 10 V. 내량: SiC 2.5 µs, IGBT 8 µs, 항복 1200 V. 해볼 것: SiC Type I에서 IGBT식 블랭킹 3 µs를 쓰면 내량을 넘는 것, 하강 0.1 µs(정상 속도)로 끄면 오버슈트가 항복을 넘는 것, Type II에서 2단 턴오프가 오버슈트를 줄이는 것.

UVLO, 소프트 턴오프, 고장 처리 순서

저전압 차단(UVLO, under-voltage lockout)은 게이트 전원이 정해진 문턱 아래로 내려가면 출력을 오프로 묶는 기능이다. 이유는 온저항 곡선에 있다. 구동 전압이 낮으면 채널이 덜 열려 $R_{DS(on)}$ 가 커지고(위 시뮬레이터에서 SiC +12 V는 +18 V의 약 1.3배), 더 낮으면 소자가 포화 영역에 들어가 $V_{DC}$ 의 상당 부분을 걸고 전류를 흘린다 — 몇 µs 만에 타는 상태다. UVLO는 히스테리시스(예: SiC용 켜짐 13 V·꺼짐 12 V)를 두어 전원 리플에 출력이 떨리지 않게 한다. 2차 측 음 전원에도 UVLO를 두는 드라이버가 있다(음 바이어스를 잃으면 밀러 턴온 여유가 사라진다).

그림 11-9. 단락 고장 처리 순서. 감지와 1차 차단은 드라이버 2차 측에서 국소적으로, 시스템 대응은 컨트롤러가 한다.

손잡이	올리면	얻는 것	잃는 것
턴온 $R_{G,on}$	턴온 느려짐	역회복 피크·dv/dt·EMI ↓	$E_{on}$ ↑
턴오프 $R_{G,off}$	턴오프 느려짐	오버슈트 ↓	$E_{off}$ ↑, 밀러 턴온 여유 ↓
음 바이어스 깊이	오프 전압 ↓	밀러 턴온 여유 ↑	게이트 전력 ↑, SiC 문턱 드리프트 ↑
온 구동 전압	$V_{GS}$ ↑	$R_{DS(on)}$ ↓	산화막 전계 ↑, 단락 전류 ↑(내량 ↓)
DESAT 블랭킹	길어짐	오검출 ↓	단락 지속 ↑
소프트 턴오프 시간	길어짐	단락 차단 오버슈트 ↓	단락 에너지 ↑

능동 게이트 구동: dv/dt와 di/dt를 따로 조절

고정 게이트 저항 하나로는 턴오프의 두 구간을 따로 조절할 수 없다. 전압 상승 구간(밀러 플래토)의 dv/dt는 $i_G/C_{gd}$ 로, 전류 하강 구간의 di/dt는 $g_m\,dv_{GS}/dt$ 로 정해지는데 둘 다 같은 $R_G$ 가 정한다. 저항을 키우면 dv/dt와 오버슈트가 함께 줄지만 지연과 손실이 함께 는다. 능동 게이트 구동(active gate driving)은 구간마다 다른 저항(또는 다른 전류원·전압 단)을 쓴다. ① 지연 구간은 빠르게(손실 없는 구간이므로), ② 전압 상승 구간은 EMI 한도에 맞춘 dv/dt로, ③ 전류 하강 구간은 오버슈트 한도에 맞춘 di/dt로, ④ 끝나면 다시 낮은 임피던스로 잡는다. 구간 판정은 $v_{DS}$ (dv/dt 감지 커패시터)나 $L_{CS}$ 양단 전압(di/dt 감지)으로 한다. SiC처럼 dv/dt가 큰 소자는 전압 상승 막바지에 $C_{oss}$ 충전 전류가 갑자기 끊기는 것도 오버슈트를 만들므로, ③단은 $v_{DS}$ 가 $V_{DC}$ 의 약 85 %에 닿을 때 미리 시작한다.

\left.\frac{dv_{DS}}{dt}\right|_{\text{plateau}} \approx \frac{V_{pl}-V_{neg}}{R_G\,C_{gd}(v_{DS})},\qquad \left.\frac{di_D}{dt}\right|_{\text{fall}} \approx g_m\frac{V_{pl}-V_{neg}}{R_G\,(C_{gs}+C_{gd})},\qquad V_{pl} = V_{th}+\frac{I_L}{g_m}

밀러 플래토 전압

V_{pl}

은 부하 전류가 정한다(TI 모듈 400 A에서 약 9 V). 아래 모델은 게이트 노드·드레인 노드·정류 루프

L_\sigma

를 함께 푸는 3변수 암시적 적분이다.

그림 11-10. 3단 능동 턴오프. 손실이 없는 지연 구간은 빠르게, 전압 상승은 dv/dt 한도로, 전류 하강은 di/dt(오버슈트) 한도로 각각 맞춘다. 고정 저항은 셋 중 가장 엄한 조건에 맞춰야 해서 나머지 구간에서 손실을 낸다.

SIMULATOR

턴오프 게이트 구동: 고정 R_G vs 3단 능동 구동

고정 R_G (비교) 능동 ② R_dv 능동 ③ R_di 부하 전류

표시

E_off 고정 / 능동—

피크 v_DS—

최대 dv/dt—

평균 di/dt (90→10 %)—

턴오프 지연 (90 % I)—

TI SiC 모듈 모델:

V_{DC}

= 800 V,

L_\sigma

= 15 nH(루프 저항 0.3 Ω),

C_{gs}

= 24 nF,

C_{gd}(v)

는 밀러 시뮬레이터와 같고

C_{ds}(v) = 1.2 + 14/(1+v/6\,\text{V})

nF,

g_m

= 65 S,

V_{th}

= 2.8 V, +18 → −4 V,

R_{G,int}

= 1 Ω. 능동 ①·④ 단은 0.3 Ω, ②→③ 전환은

v_{DS}

= 0.85

V_{DC}

. 0.05 ns 간격 12000 단계 암시적 오일러. 점선 = 고정, 실선 = 능동. 이 단순 모델의

E_{off}

는 PW-800 표값(약 8 mJ)보다 크게 나온다(칩 내부 분포 게이트,

C_{oss}

세부를 단순화) — 절대값보다 고정 대비 변화를 보자. 기본값은 고정 4.5 Ω과 능동(1.5/5 Ω)의 피크 전압이 거의 같게 맞춘 상태 — 같은 오버슈트에서 능동 쪽

E_{off}

가 약 20 % 작고 턴오프 지연이 절반 이하다. 해볼 것: 고정 R_G를 2.5 Ω으로 내려 손실을 맞추면 오버슈트가 얼마나 커지는지 보자.

GaN과 능동 구동GaN은 dv/dt가 100 V/ns를 넘기 쉬워 게이트 저항으로 턴온 속도를 조절하는 것이 기본이지만, 게이트 전하가 작아 수 ns 안에 구간을 바꾸는 능동 구동은 드라이버 자체의 지연이 걸림돌이다. 그래서 드라이버와 하프 브리지를 한 칩에 넣는 모놀리식 GaN 집적(9장)이 게이트 루프 인덕턴스와 지연을 함께 없애는 길로 쓰인다. 디지털 제어 아날로그 드라이버의 원리는 AnalogBook 피드백과 같은 폐루프 구조다.

병렬 소자 구동

TI 모듈은 스위치당 SiC 다이 8개를 병렬로 묶었다. 정적 전류 분배는 SiC·MOSFET의 $R_{DS(on)}$ 양의 온도 계수가 자연스럽게 맞춰 주지만, 스위칭 중 분배는 게이트 쪽이 정한다. 문턱 전압이 $\Delta V_{th}$ 다른 두 다이는 전류 상승 구간에서 $\Delta i \approx g_m\Delta V_{th}$ 만큼 다른 전류를 흘리고, 먼저 켜지는(늦게 꺼지는) 다이가 스위칭 손실을 더 가져간다. 다이마다 공통 소스 인덕턴스가 다르면 $L_{CS}\,di/dt$ 가 게이트를 다르게 깎아 같은 효과를 낸다.

그림 11-11. 병렬 다이 구동. 다이마다 작은 게이트 저항을 두어 다이 간 게이트 진동을 감쇠시키고, 소스 배선을 대칭으로 만들어 공통 소스 인덕턴스를 맞춘다.

V_{th}

분포가 좁은 다이를 골라(빈 분류) 묶는다.

모듈 게이트 설계TI SiC 모듈은 다이당 약 2–4 Ω(~)의 내장 게이트 저항과 대칭 소스 배선을 써서, 모듈 전체로 보면

R_{G,int}

≈ 1 Ω·

C_{iss}

수십 nF의 하나의 큰 스위치처럼 구동된다. 외부

R_G

2.5 Ω, 피크 게이트 전류 약 5.5 A, 게이트 전력 스위치당 약 0.29 W, DESAT 응답 1 µs 미만, 소프트 턴오프, 능동 밀러 클램프 — 이 장의 시뮬레이터 기본값이 모두 이 드라이버다.

병렬 디스크리트 소자(TO-247 여러 개)를 직접 묶을 때도 같은 규칙이다: 소자별 게이트 저항, 소자별 켈빈 소스, 별 모양 대칭 배선, 공통 소스 인덕턴스 최소화. 소자 수가 늘수록 등가 $C_{iss}$ 가 커져 드라이버 피크 전류와 게이트 전력이 비례해 는다. 패키지 안 배치는 15장, 칩 수준 전력 관리 회로와 비교는 SoCBook 전력 관리를 보라. 소형 게이트 드라이버 IC 안의 LDO·기준 전압은 AnalogBook LDO와 같은 블록이다.

핵심 정리

게이트 루프는 직렬 RLC: $\zeta = (R_G/2)\sqrt{C_{iss}/L_G}$ . $C_{iss}$ 가 큰 SiC 모듈은 쉽게 과감쇠, $C_{iss}$ 가 작은 GaN은 $L_G$ 수 nH에서도 오버슈트로 7 V 한계를 넘기 쉽다.
구동 전압은 채널 저항( $\propto 1/(V_{GS}-V_{th})$ )을 정한다. 채널 비중이 큰 SiC는 +15 → +18 V가 의미 있고, 산화막 전계·문턱 드리프트가 상·하한을 막는다. UVLO는 처진 전원으로 선형 영역에 들어가는 것을 막는다.
게이트 전력 $P_G = Q_G\Delta V f$ 는 저항값과 무관하고, 저항은 손실의 위치만 나눈다. TI SiC 스위치당 약 0.29 W, DC 서버 GaN 약 30 mW.
밀러 유도 턴온: $C_{gd}\,dv/dt$ 가 턴오프 경로 저항에 만든 전압이 $V_{th}$ 를 넘으면 관통. 음 바이어스·낮은 턴오프 저항·능동 밀러 클램프를 겹쳐 쓰고, 고온 $V_{th}$ 저하를 기준으로 본다.
절연 장벽을 건너는 공통 모드 전류 $i_{cm} = C\,dv/dt$ 가 CMTI 문제를 만든다. SiC 100 V/ns, GaN 150–200 V/ns급 내성과 저용량 바이어스 전원이 필요하다.
부트스트랩은 하단 도통 시간에만 충전된다: $C_{BS} \ge (Q_G + I_q t_{on})/\Delta V$ . GaN은 데드 타임 역도통으로 과충전되므로 클램프가 필요하다.
단락은 Type I/II. SiC 내량 2–3 µs에 맞춰 블랭킹을 수백 ns로 줄이고, 소프트·2단 턴오프로 $(L_\sigma+L_{sc})\,di/dt$ 오버슈트를 항복 아래로 묶는다. 능동 게이트 구동은 dv/dt와 di/dt를 구간별로 따로 맞춰 고정 저항보다 손실을 줄인다.

확인 퀴즈

1. GaN HEMT의 등가 $C_{iss}$ 가 0.5 nF, 게이트 루프 인덕턴스가 8 nH다. 임계 감쇠가 되려면 루프 전체 저항이 대략 얼마여야 하는가?

R_{crit} = 2\sqrt{L/C} = 2\sqrt{8\times10^{-9}/0.5\times10^{-9}} = 2\times4 = 8

Ω. 이보다 작으면

V_{GS}

가 오버슈트하고, 6 V 구동에서 7 V 한계를 넘을 수 있다. 같은 이유로 GaN은

L_G

를 1–3 nH로 줄인다.

2. TI SiC 스위치( $Q_G$ = 1.3 µC, +18/−4 V)를 20 kHz로 바꾸면 스위치 하나의 게이트 전력은? 외부 $R_G$ 를 2.5 → 5 Ω으로 바꾸면 어떻게 되는가?

P_G = 1.3\,\mu\text{C}\times22\,\text{V}\times20\,\text{kHz} \approx 0.57

W. 주기당

Q_G\Delta V

는 모두 루프 저항에서 열이 되며 총량은 저항과 무관하다. 외부 저항을 키우면 그 몫이 커지고 드라이버 칩 안 출력단(

R_{drv}

) 발열 비율이 줄어든다.

3. 밀러 유도 턴온의 위험을 줄이지 않는 조치는?

변위 전류

C_{gd}\,dv/dt

가 턴오프 경로 저항에 만드는 전압이

V_{GS}

를 들어 올리므로 턴오프 저항을 키우면 오히려 위험해진다. 턴온·턴오프 저항을 분리해 턴오프 쪽을 작게 두는 이유다.

4. 하이 사이드 드라이버 아이솔레이터 1 pF, 절연 바이어스 DC-DC 15 pF, 스위치 노드 dv/dt 50 V/ns일 때 공통 모드 전류 피크는?

i = 16\,\text{pF}\times50\,\text{V/ns} = 0.8

A. 대부분이 바이어스 전원 변압기의 1차-2차 커패시턴스로 흐른다. 저용량(수 pF) 절연 전원을 고르는 이유다.

5. 부트스트랩으로 5 V 구동하는 100 V GaN 하이 사이드에서 $V_{BS}$ 가 6 V 이상으로 올라가는 원인은?

GaN은 바디 다이오드가 없고 3사분면 역도통 전압이

V_{th}

+ 오프 전압만큼 커서(약 2–3 V) 데드 타임에 스위치 노드가 크게 음으로 내려간다. 충전 목표가

V_{DD}-V_F+V_{SD}

가 되고, 넘친 전압은 빠질 길이 없다. 클램프·동기 부트스트랩·짧은 데드 타임으로 막는다.

6. SiC 모듈 Type I 단락에서 IGBT용 드라이버의 DESAT 블랭킹 3 µs를 그대로 쓰면 무엇이 문제인가?

SiC는 다이가 작고 전류 밀도가 높아 단락 내량이 짧다. 턴온이 빠르므로 블랭킹을 수백 ns로 줄일 수 있고, 검출·차단 전체를 1 µs 안쪽으로 끝내야 한다(PW-800 드라이버 사양).

7. 단락 전류 3000 A를 0.1 µs 만에 끊으면 루프 인덕턴스 45 nH(정류 루프 + 단락 경로)에서 오버슈트는? 1 µs 소프트 턴오프면?

\Delta V = L\,I/t_f = 45\,\text{nH}\times3000\,\text{A}/0.1\,\mu\text{s} = 1350

V → 800 V에 더하면 2150 V로 1200 V 소자 파괴. 1 µs면 135 V로 935 V. 단락 에너지는 늘지만 오버슈트를 항복 아래로 묶는 것이 우선이다.

게이트 드라이버가 하는 일

게이트 루프는 RLC 회로다

게이트 루프 RLC: VGS 오버슈트와 링잉

구동 전압, 온저항, 산화막 전계

구동 전압 → RDS(on)·전도 손실·산화막 전계

게이트 전력과 턴온·턴오프 저항 분리

게이트 전력 예산: QG·ΔV·f와 바이어스 전원

밀러 유도 턴온과 음 바이어스·밀러 클램프

밀러 유도 턴온: dv/dt, 턴오프 저항, 음 바이어스, 클램프

절연과 공통 모드 과도 내성(CMTI)

CMTI: 장벽 커패시턴스를 건너는 공통 모드 전류

부트스트랩 회로 설계

부트스트랩 커패시터: 처짐, 충전, GaN 과충전

단락 유형과 DESAT 감지

단락 보호 타임라인: 블랭킹·검출·소프트 턴오프

UVLO, 소프트 턴오프, 고장 처리 순서

능동 게이트 구동: dv/dt와 di/dt를 따로 조절

턴오프 게이트 구동: 고정 RG vs 3단 능동 구동

병렬 소자 구동

핵심 정리

확인 퀴즈

게이트 루프 RLC: V_GS 오버슈트와 링잉

구동 전압 → R_DS(on)·전도 손실·산화막 전계

게이트 전력 예산: Q_G·ΔV·f와 바이어스 전원

턴오프 게이트 구동: 고정 R_G vs 3단 능동 구동