Chapter 12

DC-DC 변환과 PFC

스위치 하나, 인덕터 하나, 커패시터 하나면 48 V를 12 V로 97 % 넘는 효율로 바꿀 수 있다. 저항으로 떨어뜨리면 75 %가 열이 될 일을 스위치는 "켜고 끄는 시간의 비율"로 해낸다. 이 장은 볼트-초 균형에서 출발해 벅·부스트·벅-부스트의 변환비와 리플, CCM·DCM, 동기 정류와 데드 타임을 계산하고, PW-800 DC 서버 전원(48 → 12 V, 1 kW, 4상 GaN 벅)의 손실을 항목별로 쪼개 효율 곡선과 최적 주파수를 찾는다. 이어 인터리빙, 절연형 LLC의 이득 곡선과 ZVS, 그리고 교류 전원 앞단의 역률 보정(PFC) — 부스트 PFC와 토템폴 PFC가 왜 GaN·SiC를 부르는지 — 까지 간다.

볼트-초·전하 균형으로 벅·부스트·벅-부스트의 변환비, 인덕터 전류 리플, 출력 전압 리플, CCM·DCM 경계를 유도할 수 있다.
동기 정류와 데드 타임 손실을 설명하고, 전도·스위칭( $C_{oss}$ · $Q_{rr}$ 포함)·게이트·데드 타임·자성체 손실로 효율 곡선을 계산할 수 있다.
스위칭 주파수와 인덕터 크기·손실의 트레이드오프에서 최적 주파수를 찾고, 인터리빙의 리플 상쇄를 계산할 수 있다.
LLC 공진 컨버터의 FHA 이득 곡선을 그리고 ZVS 영역과 설계 변수( $L_n$ , $Q$ )의 관계를 설명할 수 있다.
역률·THD를 정의하고, 부스트 PFC의 전류 성형과 토템폴 PFC에서 $Q_{rr}$ 가 Si를 배제하는 이유를 손실로 보일 수 있다.

스위칭 변환의 원리: 볼트-초와 전하 균형

48 V에서 12 V를 얻는 가장 쉬운 방법은 직렬 저항(또는 선형 레귤레이터, AnalogBook LDO)으로 36 V를 버리는 것이다. 효율은 $V_o/V_{in}$ = 25 %다. 스위칭 컨버터는 스위치로 입력을 잘게 썰어 평균만 꺼낸다. 스위치 노드 전압은 $V_{in}$ 과 0을 오가는 사각파이고, LC 저역 통과 필터가 그 평균 $DV_{in}$ 만 남긴다. 이상적인 스위치·L·C는 전력을 소모하지 않으므로 원리상 효율 100 %다. 남는 손실은 스위치의 온저항, 스위칭 과도, 자성체 — 이 장 후반의 주제다.

정상 상태 해석의 두 기둥은 간단하다. 정상 상태에서 인덕터 전류는 한 주기 뒤 같은 값으로 돌아와야 하므로, 인덕터 전압의 한 주기 평균은 0이다(볼트-초 균형(volt-second balance)). 같은 이유로 커패시터 전류의 평균도 0이다(전하 균형).

\langle v_L \rangle = \frac{1}{T_s}\int_0^{T_s} v_L\,dt = 0,\qquad \langle i_C \rangle = 0,\qquad \Delta i_L = \frac{v_L\, t}{L}\ (\text{각 구간에서 직선})

T_s = 1/f_{sw}

D

는 주 스위치가 켜진 시간 비율(듀티). 리플이 평균보다 작다는 작은 리플 근사(small-ripple approximation)로 각 구간의

v_L

을 상수로 본다.

그림 12-1. 기본 비절연 컨버터 셋. 모두 스위치 하나, 다이오드(또는 동기 스위치) 하나, 인덕터 하나, 출력 커패시터 하나다. 인덕터가 어디에 붙느냐(출력 쪽 / 입력 쪽 / 접지 쪽)가 변환비를 정한다.

벅·부스트·벅-부스트의 변환비

벅에서 스위치가 켜진 $DT_s$ 동안 인덕터 양단은 $V_{in}-V_o$ , 꺼진 $(1-D)T_s$ 동안은 $-V_o$ 다. 볼트-초 균형 $(V_{in}-V_o)D = V_o(1-D)$ 에서 $V_o = DV_{in}$ . 부스트는 켜진 동안 $V_{in}$ , 꺼진 동안 $V_{in}-V_o$ 라 $V_o = V_{in}/(1-D)$ . 같은 방법으로 세 회로를 정리하면 다음과 같다.

\text{벅: } M = D,\quad \Delta i_L = \frac{(V_{in}-V_o)D}{Lf_{sw}};\qquad \text{부스트: } M = \frac{1}{1-D},\quad \Delta i_L = \frac{V_{in}D}{Lf_{sw}};\qquad \text{벅-부스트: } M = -\frac{D}{1-D},\quad \Delta i_L = \frac{V_{in}D}{Lf_{sw}}

M = V_o/V_{in}

. 벅의 리플은

\Delta i_L = V_o(1-D)/(Lf_{sw})

로도 쓴다. 출력 커패시터 리플은 벅에서

\Delta v_o = \Delta i_L/(8f_{sw}C)

(삼각파 전류가 C를 충전), 부스트·벅-부스트는 출력 전류가 펄스라

\Delta v_o = I_oD/(f_{sw}C)

로 훨씬 크다(ESR 전압 강하는 따로 더한다).

그림 12-2. 벅 컨버터의 볼트-초 균형. 켜진 구간의 인덕터 전압 면적(주황)과 꺼진 구간의 면적(보라)이 같아야 인덕터 전류가 한 주기 뒤 제자리로 돌아온다. 그 기울기가 리플

\Delta i_L

을 정한다.

DC 서버 한 상: 48 → 12 V, $D$ = 0.25, 상전류 20.8 A(1 kW/12 V/4상), $L$ = 2.2 µH, 500 kHz. $\Delta i_L$ = 36 V × 0.25 / (2.2 µH × 500 kHz) ≈ 8.2 A(리플 비율 약 39 %). 출력 커패시터 100 µF(상당)면 $\Delta v_o$ ≈ 8.2/(8 × 500k × 100 µ) ≈ 20 mV — 실제로는 4상 인터리빙으로 더 작아진다.

리플과 CCM·DCM 경계

부하 전류가 리플의 절반보다 작아지면 인덕터 전류 골이 0에 닿는다. 다이오드(비동기) 컨버터에서는 다이오드가 역전류를 막아 전류가 0에 머무는 세 번째 구간이 생긴다. 이것이 불연속 전도 모드(DCM, discontinuous conduction mode)이고, 그때부터 변환비가 $D$ 만이 아니라 부하에도 의존한다(출력이 오른다). 경계는 무차원수 $K = 2L/(RT_s)$ 로 깔끔하게 정리된다.

\text{CCM} \iff K \gt K_{crit}(D),\qquad K_{crit}^{\text{벅}} = 1-D,\quad K_{crit}^{\text{부스트}} = D(1-D)^2,\quad K_{crit}^{\text{벅-부스트}} = (1-D)^2

M_{\text{DCM}}^{\text{벅}} = \frac{2}{1+\sqrt{1+4K/D^2}},\qquad M_{\text{DCM}}^{\text{부스트}} = \frac{1+\sqrt{1+4D^2/K}}{2},\qquad M_{\text{DCM}}^{\text{벅-부스트}} = \frac{D}{\sqrt K}

R

는 부하 저항. 동기 정류 컨버터는 하단 스위치가 역전류도 흘리므로 경부하에서도 CCM을 유지한다(강제 연속 모드, FCCM) — 대신 전류가 음으로 내려가 순환 전류 손실이 생긴다. 경부하 효율을 위해 컨트롤러는 다이오드 에뮬레이션(역전류 차단)이나 펄스 스킵으로 바꾼다.

그림 12-3. 세 운전 모드의 인덕터 전류. 같은

D

·같은

L

에서 부하만 줄여도 CCM → 경계 → DCM으로 넘어간다.

SIMULATOR

벅·부스트·벅-부스트 스위칭 파형 (시간 적분)

회로

정류

V_in 듀티 D f_sw L C 부하 R

V_o (시뮬레이션 평균)—

이론 M·V_in—

Δi_L / I_L—

Δv_o—

K / K_crit—

모드—

이상 스위치·다이오드 + 인덕터 직렬 저항 5 mΩ. 이론 정상 상태(CCM 또는 DCM 식)에서 출발해 주기당 400단계로 60주기를 적분하고 마지막 3주기를 그린다. 위:

i_L

(점선 = 평균), 가운데: 스위치 노드

v_{SW}

, 아래: 출력 리플(중앙값 기준 mV). 해볼 것: 벅에서 부하 R을 키워 DCM에 들어가면 다이오드 모드는

V_o

가

DV_{in}

보다 올라가고, 동기 모드는 전류가 음으로 내려가며

V_o

가 그대로인 것을 비교하자.

동기 정류와 데드 타임

12 V 출력에서 다이오드( $V_F$ 약 0.5 V 쇼트키)는 20 A × 0.5 V × 0.75 = 7.5 W, 상당 출력의 3 %를 태운다. 그래서 저전압 컨버터는 다이오드 자리에 MOSFET을 넣어 반대 박자로 켜는 동기 정류(synchronous rectification)를 쓴다. 3 mΩ GaN이면 같은 전류에서 약 1 W다. 대가는 두 스위치가 동시에 켜지면 입력이 단락된다는 것. 한쪽이 꺼지고 다른 쪽이 켜지기 전 둘 다 꺼진 데드 타임(dead time)을 둔다. 그 동안 인덕터 전류는 하단 소자의 역방향 경로(Si는 바디 다이오드, GaN은 3사분면 역도통)로 흐른다.

P_{dead} = V_{SD}\,(I_{valley}+I_{peak})\,t_{dt}\,f_{sw},\qquad P_{rr} = Q_{rr}V_{in}f_{sw},\qquad P_{oss} \approx Q_{oss}V_{in}f_{sw}

V_{SD}

: 역도통 전압. Si 바디 다이오드 약 0.8 V, GaN은 바디 다이오드가 없지만 게이트가 꺼진 채 역도통하므로

V_{SD} \approx V_{th} + |V_{GS,off}| + I R

≈ 2–3 V. Si는 바디 다이오드가 축적한 전하

Q_{rr}

가 상단 턴온 때 역회복 손실을 더하고(5장·10장),

Q_{oss}

항은 하드 스위칭 상단 턴온에서 두 소자의

C_{oss}

전하가 상단 채널로 흐르며 생기는 손실이다.

그림 12-4. 동기 벅의 데드 타임. 두 스위치가 모두 꺼진 구간(노랑)에서 인덕터 전류는 하단 소자로 역도통하고 스위치 노드는

-V_{SD}

까지 내려간다. GaN은

V_{SD}

가 커서 데드 타임을 수 ns로 줄이는 것이 중요하다(게이트 드라이버 지연 정합은 11장).

하단 스위치는 켜지기 직전 이미 역도통 중이라 전압이 거의 0에서 켜진다 — 자연스러운 영전압 스위칭(ZVS)이고 스위칭 손실이 거의 없다. 손실을 내는 것은 상단의 하드 스위칭이다. 정리하면 동기 벅의 상단 스위치는 "빠른 스위치"(작은 $Q_{GD}$ · $Q_{oss}$ ), 하단은 "낮은 온저항"(D가 작아 하단이 75 % 시간을 도통)으로 고르는 것이 정석이다.

손실 분해와 효율 곡선

효율 곡선의 모양은 손실 항이 부하 전류에 어떻게 의존하느냐로 정해진다. 고정 손실(게이트 구동, $C_{oss}$ , 코어 손실, 컨트롤러)은 부하와 무관해 경부하 효율을 깎고, 비례 손실(스위칭 V·I 겹침, 데드 타임)은 전류에 비례하며, 제곱 손실(전도, 권선, 배선)은 전류 제곱에 비례해 중부하 이후를 깎는다. 효율의 최대점은 고정 손실과 제곱 손실이 같아지는 부하 근처에 생긴다.

P_{loss}(I) = \underbrace{P_0}_{\text{게이트},\,C_{oss},\,\text{코어}} + \underbrace{aI}_{\text{VI 겹침, 데드 타임}} + \underbrace{bI^2}_{\text{전도, 권선}},\qquad \frac{d\eta}{dI} = 0 \Rightarrow I_{\eta,\max} \approx \sqrt{P_0/b}

P_{cond} = I_{rms}^2 R,\quad I_{rms}^2 = I^2 + \frac{\Delta i_L^2}{12},\qquad P_{VI} = \tfrac12 V_{in}\big(I_{valley}t_{on} + I_{peak}t_{off}\big)f_{sw},\qquad P_G = 2Q_GV_{GS}f_{sw}

코어 손실은 스타인메츠 식

P_{core} = k f^{\alpha}\Delta B^{\beta}

(

\alpha \approx 1.4

\beta \approx 2.5

)을 리플 전류로 바꿔 쓴다. 아래 모델 값: GaN 100 V 3 mΩ(고온 ×1.5),

Q_G

12 nC@5 V,

Q_{oss}

35 nC,

t_{on}=t_{off}

= 3 ns,

V_{SD}

2.0 V, 2.2 µH(DCR 1.3 mΩ), 500 kHz / Si 100 V 3 mΩ(×1.5),

Q_G

60 nC@10 V,

Q_{oss}

90 nC,

Q_{rr}

80 nC, 8 ns,

V_{SD}

0.8 V, 4.7 µH(1.8 mΩ), 200 kHz. 공통: 출력 배선 0.25 mΩ, 컨트롤러·보조 전원 1.2 W.

그림 12-5. 동기 벅 한 상의 손실 위치. 손실 항마다 부하 전류 의존성이 달라(고정·비례·제곱) 효율 곡선이 "경부하에서 오르고, 중부하에서 최대, 고부하에서 다시 내려가는" 모양이 된다.

SIMULATOR

DC 서버 48 → 12 V 손실 분해: GaN 500 kHz vs Si 200 kHz

부하 데드 타임 (GaN) 데드 타임 (Si) 상 줄이기 (손실 최소인 상 수 자동 선택)

η GaN—

η Si—

손실 GaN / Si—

동작 상 수—

GaN 최대 손실 항—

피크 η (GaN / Si)—

위: 부하(1 kW 기준 %)에 대한 효율 곡선(GaN·Si, 점선은 상 줄이기 끔/켬의 반대). 아래: 선택 부하에서 4상 전체 손실 분해 막대(전도 / 스위칭 = V·I +

Q_{oss}

Q_{rr}

/ 게이트 / 데드 타임 / 인덕터 / 배선·고정). 해볼 것: 10 % 부하에서 상 줄이기를 켜면 효율이 크게 오르는 이유(고정 손실이 상 수에 비례), GaN 데드 타임을 30 ns로 늘리면 GaN의 이점이 얼마나 줄어드는지 보자.

DC 서버 전원의 효율 곡선모델에서 GaN 500 kHz 설계는 피크 효율 약 97.6 %(60–80 % 부하), 전부하 약 97.5 %, Si 200 kHz 설계는 피크 약 97.2 %다. 효율 차이는 0.5 %p 안팎이지만 GaN은 주파수가 2.5배라 인덕터가 2.2 µH로 Si(4.7 µH)의 절반 이하이고 출력 커패시터도 줄어든다 — GaN의 이득은 "같은 효율에서 더 작게"다. 경부하(10 %)는 고정 손실이 지배해 상 줄이기가 필수이며, 이것이 데이터센터 전원 등급(80 PLUS)이 10–20 % 부하 효율을 따로 요구하는 이유다(17장). SoC 안의 전압 조정기와 비교는 SoCBook 전력 관리를 보라.

스위칭 주파수 최적

주파수를 올리면 같은 리플 비율을 지키는 데 필요한 인덕턴스가 $1/f$ 로 줄고, 인덕터 부피(저장 에너지 $\tfrac12 LI_{pk}^2$ )와 권선 저항이 함께 준다. 대신 주기마다 내는 스위칭·게이트· $C_{oss}$ ·데드 타임 에너지가 $f$ 에 비례해 늘고, 코어 손실도 $f^{1.4}$ 로 는다. 둘의 합은 어딘가에서 최소가 되고, 그 최적 주파수는 소자의 스위칭 에너지( $Q_{oss}$ , $Q_{rr}$ , 전환 시간)가 작을수록 높아진다. 그런데 손실만 최소화한 주파수는 생각보다 낮다(아래 모델에서 GaN 약 130 kHz, Si 약 65 kHz). 실제 설계는 전력 밀도와 부하 과도 응답(작은 L·C)을 위해 손실 최소점보다 몇 배 높은 주파수를 고르고, 그 대가로 손실을 조금 더 낸다. 같은 손실 증가(예: 부하의 +0.5 %p)로 얼마나 높이 갈 수 있느냐가 소자의 가치이고, 여기서 GaN은 Si의 약 2.4배다(약 420 kHz 대 175 kHz) — "넓은 밴드갭 소자는 주파수를 올려 수동 소자를 줄인다"는 말의 정량적 의미다.

L = \frac{V_o(1-D)}{r\,I\,f_{sw}},\qquad P(f) = \underbrace{I_{rms}^2(R_{ds}+R_{DCR}(L))}_{f\uparrow\ \Rightarrow\ \downarrow} + \underbrace{E_{sw}f + k f^{1.4}\Delta I^{2.5}}_{f\uparrow\ \Rightarrow\ \uparrow},\qquad f_{opt}: \frac{dP}{df}=0

r = \Delta i_L/I

는 리플 비율(보통 0.2–0.5). 권선 저항은

R_{DCR} \approx 0.3 + 1.0\,(L/2.2\,\mu\text{H})^{0.7}

mΩ로 인덕턴스와 함께 줄어든다고 둔 근사.

E_{sw}

는 주기당 스위칭·게이트·

C_{oss}

Q_{rr}

·데드 타임 에너지의 합.

SIMULATOR

최적 스위칭 주파수: 인덕터가 작아지는 값과 스위칭 손실

리플 비율 r 부하 (1 kW 기준) 표시 주파수

f_opt GaN / Si—

최소 손실 (4상)—

선택 f: L—

선택 f: 손실 GaN / Si—

인덕터 에너지 (부피 지표)—

손실 +0.5 %p 허용 최고 f—

손실 모델은 위 손실 분해와 같고(4상 전체, 상당

I

= 부하/12 V/4), 인덕턴스만

L = V_o(1-D)/(rIf)

로 주파수마다 다시 정한다. 오른쪽 축 점선은 상당 인덕터 저장 에너지

\tfrac12 LI_{pk}^2

(부피에 대략 비례). 마지막 칸은 손실이 최소값보다 부하의 0.5 %(1 kW에서 5 W)만큼 늘어나는 것을 허용할 때 갈 수 있는 최고 주파수 — PW-800이 GaN 500 kHz, Si 200 kHz를 고른 근거에 해당한다. 해볼 것: 리플 비율을 키우면(작은 L) 최적 주파수가 내려가는 이유 — 코어 손실과 리플 전류 손실이 커지기 때문 — 를 확인하자.

인터리빙: 리플 상쇄

1 kW 12 V면 출력 전류가 83 A다. 한 상으로 감당하면 인덕터가 크고 리플·열이 한 곳에 몰린다. 상을 $N$ 개로 나누고 각 상의 스위칭 시점을 $T_s/N$ 씩 어긋나게 하는 인터리빙(interleaving)을 쓰면, 상전류의 리플이 출력 노드에서 서로 상쇄된다. 합 전류의 리플 주파수는 $Nf_{sw}$ 가 되고, 특정 듀티( $D = k/N$ )에서는 리플이 완전히 0이 된다. 입력 커패시터의 RMS 전류도 크게 준다.

\frac{\Delta i_{total}}{\Delta i_{phase}} = \frac{(ND-m)(m+1-ND)}{ND(1-D)},\qquad m = \lfloor ND \rfloor,\qquad f_{ripple} = Nf_{sw}

\Delta i_{phase}

는 한 상의 리플

V_{in}D(1-D)/(Lf)

. 상 사이 전류 균형은 전류 모드 제어나 상별 전류 감지로 맞춘다.

그림 12-6. PW-800 DC 서버 전원의 4상 인터리브드 벅. 48 V → 12 V는

D

= 0.25 = 1/4이라 4상 합 전류의 리플이 이론상 완전히 상쇄되는 행운의 운전점이다.

SIMULATOR

인터리빙 리플 상쇄: 상 수와 듀티

상 수 N 듀티 D

상 리플 Δi_phase—

합 리플 Δi_total—

상쇄 비율—

리플 주파수—

입력 C RMS 전류—

조건:

V_{in}

= 48 V, 상당

L

= 2.2 µH, 500 kHz, 총 출력 전류 83 A(1 kW/12 V)를

N

상이 나눈다(

V_o = DV_{in}

). 위: 각 상 전류(얇은 선)와 합 전류(굵은 선, 오른쪽 눈금). 아래:

\Delta i_{total}/\Delta i_{phase}

곡선(현재 N, 점선 N = 1·2)과 현재 점. 입력 RMS 전류는 상 펄스 합을 수치 적분(리플 무시). 해볼 것: D를 0.25·0.5·0.75로 맞춰 4상 리플이 0이 되는 점과, D = 0.3에서도 N을 늘리면 리플이 줄어드는 것을 보자.

절연형 컨버터와 LLC 공진

입력과 출력을 갈바닉 절연해야 하면(안전 규격, 차량 고전압과 저전압 분리) 변압기가 들어간다. 저전력은 벅-부스트를 변압기로 바꾼 플라이백이 주력이다. PW-800 GC 충전기는 플라이백의 누설 인덕턴스 에너지를 클램프 커패시터에 모아 되돌리고 주 스위치를 ZVS로 켜는 능동 클램프 플라이백(ACF, 약 300 kHz, 650 V GaN)이다. 수 kW 이상은 LLC 공진 컨버터가 표준이다. 하프(또는 풀) 브리지가 만든 사각파를 직렬 공진 탱크( $L_r$ , $C_r$ )와 변압기 자화 인덕턴스 $L_m$ 에 걸어, 공진 근처에서 모든 1차 스위치를 ZVS로, 2차 정류기를 ZCS로 동작시킨다. OB 충전기 2단의 CLLC는 2차에도 공진 커패시터를 둔 양방향 대칭형이다.

그림 12-7. LLC 하프 브리지 공진 컨버터. 주파수를 바꿔 이득을 조절한다(PWM이 아닌 주파수 변조). 1차 스위치는 탱크 전류가 전압보다 늦을 때(유도성 영역) 데드 타임 동안

C_{oss}

가 방전되어 ZVS로 켜진다.

정밀 해석은 시간 영역 구간 풀이가 필요하지만, 설계는 기본파 근사(FHA, first harmonic approximation)로 한다. 사각파를 기본파 사인으로, 정류기+부하를 등가 교류 저항 $R_{ac}$ 로 바꾸면 탱크는 선형 회로이고 이득은 전달 함수의 크기다.

M(f_n) = \left|\frac{Z_p}{Z_{in}}\right| = \frac{L_n f_n^2}{\sqrt{\big[(L_n+1)f_n^2-1\big]^2 + \big[L_n Q f_n (f_n^2-1)\big]^2}},\qquad f_n = \frac{f_{sw}}{f_r}

Z_p = j\omega L_m \parallel R_{ac}

Z_{in} = j\omega L_r + 1/(j\omega C_r) + Z_p

. ZVS 조건은

\arg Z_{in} \gt 0

(입력 전류가 전압보다 늦음).

Q

가 크면(중부하) 피크 이득이 낮아지고,

L_n

이 작으면 이득 범위가 넓지만 순환 자화 전류가 커진다.

SIMULATOR

LLC 이득 곡선 (FHA)과 ZVS 영역

L_n = L_m/L_r 품질 계수 Q (부하) f_n = f_sw/f_r

이득 M—

Z_in 위상—

스위칭 상태—

f_sw (f_r = 200 kHz)—

피크 이득 (위치)—

f_p/f_r—

얇은 선:

Q

= 0.1·0.3·0.5·0.8·1.2의 이득 곡선, 굵은 선: 현재

Q

(실선 = 유도성·ZVS, 빨강 점선 = 용량성·ZVS 상실). 회색 점선: 각

Q

에서

\arg Z_{in} = 0

이 되는 경계(이 선 오른쪽이 ZVS). 해볼 것: 중부하(

Q

= 0.8)에서 이득 1.3을 얻으려면 어디까지 주파수를 내려야 하는지, 그때 ZVS 경계에 얼마나 가까운지 보자.

L_n

을 3으로 줄이면 이득 범위가 넓어진다.

OB 충전기 2단 CLLCPW-800 OB의 2단은 1200 V SiC 풀 브리지 CLLC, 공진 주파수 약 200 kHz다. 배터리 전압(약 550–850 V)이 넓게 변하므로 이득 범위가 필요하고, 그래서

L_n

을 약 4–6으로 잡아

f_n

약 0.7–1.3에서 운전한다. 공진점(

f_n

= 1) 근처에서 효율이 가장 높고(약 98 % 이상), 링크 전압(약 800 V)을 1단 PFC가 조절해 2단이 공진점 가까이 머물게 하는 것이 2단 구성 OBC의 요령이다. 양방향(V2G) 운전에서는 2차 측이 1차 역할을 하므로 CLLC의 대칭 탱크가 필요하다.

역률, THD, 부스트 PFC

교류 전원에서 직류를 얻는 가장 단순한 방법은 다이오드 브리지 + 큰 커패시터다. 그러면 커패시터 전압보다 교류 순시값이 높은 피크 근처에서만 짧고 큰 전류가 흐른다. 이 전류는 고조파가 많아(3·5·7차…) 같은 유효 전력을 위해 더 큰 RMS 전류가 필요하고, 배전망 전압을 일그러뜨린다. 그래서 규격(가전·충전기의 고조파 전류 한도)이 정해져 있고, 일정 전력 이상의 전원은 역률 보정(PFC, power factor correction) 단을 둔다.

\mathrm{PF} = \frac{P}{V_{rms}I_{rms}} = \underbrace{\frac{I_{1,rms}}{I_{rms}}}_{\text{왜곡 인자}}\cdot\underbrace{\cos\varphi_1}_{\text{변위 인자}} = \frac{\cos\varphi_1}{\sqrt{1+\mathrm{THD}^2}},\qquad \mathrm{THD} = \frac{\sqrt{\sum_{h\ge2} I_h^2}}{I_1}

I_h

는

h

차 고조파 전류의 RMS,

\varphi_1

는 기본파 전압과 전류의 위상차. 전압이 사인파라고 가정.

부스트 PFC는 다이오드 브리지 뒤에 부스트 컨버터를 두고, 인덕터 평균 전류가 정류 전압 $|v_{in}(t)|$ 에 비례하게 듀티를 매 순간 바꾼다(평균 전류 모드 제어). 입력이 순수 저항처럼 보이므로 전류가 사인파가 되고, 출력은 정류 전압 피크(230 VAC면 325 V)보다 높은 약 400 V로 조절된다. 출력 커패시터의 100 Hz 리플이 전압 루프를 통해 전류 기준을 흔들면 3차 고조파가 생기므로, 전압 루프 대역폭은 10–20 Hz로 낮게 둔다. 저전력에서는 인덕터 전류를 매 주기 0까지 떨어뜨리는 임계 모드(CrM)·DCM을 쓰기도 하는데, 고정 온 시간 DCM은 평균 전류가 $|v|/(1-|v|/V_o)$ 꼴이라 출력 전압이 낮을수록 왜곡된다.

그림 12-8. 부스트 PFC. 다이오드 브리지 뒤 부스트 컨버터가 인덕터 전류를 정류 전압 모양으로 성형한다. 문제는 전류가 언제나 브리지 다이오드 두 개를 지난다는 것 — 7.4 kW에서 약 50 W다.

SIMULATOR

입력 전류 성형: 정류+C vs 부스트 PFC (PF·THD)

방식

입력 전력 출력 V_o 전압 루프 대역폭 부스트 L

역률 PF—

THD—

I_rms—

파고율—

3차 고조파—

판정 (THD 5 %)—

230 VAC 50 Hz. 정류+C: 선로·브리지 저항 0.25 Ω, 1 mF, 정전력 부하를 10주기 시간 적분(주기당 2000단계). CCM:

i = I_{pk}\sin\theta\,(1 + k\cos2\theta)

k = (\Delta V_o/V_o)(f_{bw}/100\,\text{Hz})

\Delta V_o = P/(2\omega C V_o)

(C = 1 mF), EMI 필터 X 커패시터 2 µF의 진상 전류 포함, 얇은 선은 65 kHz 스위칭 리플이 실린 인덕터 전류(

\Delta i = |v|(V_o-|v|)/(V_oLf)

). DCM:

i \propto |\sin\theta|/(1-(V_{pk}/V_o)|\sin\theta|)

. PF·THD는 한 주기 1024점 DFT(40차까지). 아래: 고조파 스펙트럼(기본파 대비 %).

토템폴 PFC와 역회복

브리지 다이오드를 없애는 브리지리스(bridgeless) 구조 중 부품이 가장 적은 것이 토템폴 PFC(totem-pole PFC)다. 빠른 레그(하프 브리지, $f_{sw}$ 로 스위칭)와 느린 레그(라인 주파수 50 Hz로 극성만 바꾸는 저저항 MOSFET 또는 다이오드)로 이루어진다. 양의 반주기에는 빠른 레그 하단이 부스트 스위치, 상단이 동기 정류기이고, 음의 반주기에는 역할이 뒤바뀐다. 전류 경로에 다이오드 전압 강하가 없으므로 브리지 손실(약 0.7 %)이 사라진다.

그림 12-9. 토템폴 PFC의 양의 반주기 전류 경로. 빠른 레그는 하드 스위칭 CCM에서 동기 정류 소자의 역회복을 매 주기 겪는다. 바디 다이오드

Q_{rr}

가 큰 Si 슈퍼정션으로는 불가능하고,

Q_{rr}

≈ 0인 GaN이나

Q_{rr}

가 작은 SiC가 이 구조를 실용화했다.

그림의 숫자가 핵심이다. 하드 스위칭 CCM 토템폴에서 동기 정류 소자의 역회복 손실은 $Q_{rr}V_of_{sw}$ 이고, Si 슈퍼정션 바디 다이오드( $Q_{rr}$ 약 10 µC)는 소자 하나가 수백 W를 낸다. 게다가 슈퍼정션 바디 다이오드는 회복이 급격(스냅)해서 전압 오버슈트로 소자가 부서진다. 그래서 Si로 토템폴을 하려면 인덕터 전류를 매 주기 음으로 넘겨 ZVS로 켜는 임계·삼각 전류 모드(CrM/TCM)로 가야 하고, 그만큼 RMS 전류와 주파수 변동을 감수한다. GaN( $Q_{rr}$ = 0)과 SiC( $Q_{rr}$ 약 0.1 µC)는 하드 스위칭 CCM에서 그대로 쓸 수 있다.

P_{rr} = n_p Q_{rr} V_o f_{sw},\qquad P_{cond}^{\text{토템폴}} = I_{rms}^2\Big(\frac{R_{fast}}{n_p} + R_{slow}\Big),\qquad P_{bridge}^{\text{기존}} = 2V_F\,\bar I,\quad \bar I = \frac{2\sqrt2}{\pi}I_{rms}

n_p

는 빠른 레그 스위치당 병렬 소자 수. 기존 부스트 PFC의 스위치 RMS 전류

I_{Q,rms}^2 = I_{rms}^2\big(1 - \tfrac{8\sqrt2\,V_{rms}}{3\pi V_o}\big)

, 부스트 다이오드는 SiC 쇼트키(

V_F

1.3 V, 역회복 없음).

SIMULATOR

토템폴 PFC 손실: 빠른 레그 소자 선택과 Q_rr

빠른 레그 소자 (650 V급)

입력 전력 f_sw 병렬 소자 수 임계 모드 (CrM/TCM, ZVS)

기존 부스트 PFC 손실 / η—

토템폴 손실 / η—

역회복 손실—

입력 I_rms—

판정—

230 VAC,

V_o

= 400 V(단상 모드), 두 구조 모두 같은 소자를 주 스위치로 쓴다. 소자: Si SJ 40 mΩ(고온 ×2.0,

Q_G

90 nC@12 V,

Q_{oss}

약 300 nC,

Q_{rr}

10 µC, 전환 30 ns), SiC 40 mΩ(×1.3, 60 nC@22 V, 70 nC, 0.1 µC, 20 ns), GaN 50 mΩ(×1.7, 6 nC@6 V, 60 nC, 0, 8 ns). 느린 레그 Si 10 mΩ(×1.7), 브리지

V_F

0.9 V. 하드 스위칭 V·I 손실

\tfrac12V_o\bar I(t_r+t_f)f

. CrM:

Q_{rr}

Q_{oss}

손실 0, 전도 ×4/3, V·I는 턴오프만(피크 2

\bar I

). 막대는 200 W에서 자른다(넘으면 화살표). 해볼 것: Si를 고르고 CrM을 켜고 끄며 역회복 손실이 어떻게 사라지는지 보자.

OB 충전기 1단PW-800 OB는 3상 11 kW / 단상 7.4 kW 겸용으로, 1단이 토템폴 PFC(빠른 레그 650 V GaN 또는 SiC, 65 kHz CCM)다. 모델에서 GaN 2병렬 토템폴은 7.4 kW에서 약 99 %, 같은 소자의 기존 부스트 PFC는 약 98.7 %다. 브리지 다이오드 약 50 W가 사라진 몫이다. 2단 CLLC(약 98 %)와 보조 손실을 합친 전체 효율이 약 96 %, 역률 0.99 이상, THD 5 % 미만이 목표다. 빠른 레그 소자가

Q_{rr}

≈ 0이 아니면 이 구조 자체가 성립하지 않는다는 점에서, 토템폴 PFC는 넓은 밴드갭 소자가 "더 좋은 부품"이 아니라 "새 회로를 가능하게 한" 대표 사례다.

3상 PFC 개요

11 kW 이상은 3상 입력을 쓴다. 3상 평형 전류는 순시 전력이 일정해( $p = 3V_{ph}I_{ph}\cos\varphi$ ) 단상의 100 Hz 전력 맥동이 없으므로 DC 링크 커패시터가 작아진다. 대표 구조는 셋이다. ① 6스위치 2레벨 능동 정류기(인버터를 거꾸로 쓴 구조, 양방향 가능, 1200 V 소자 필요, 13장의 PWM과 같다), ② 비엔나형 3레벨 정류기(단방향, 각 상 스위치 하나와 다이오드, 650 V 소자로 800 V 링크 가능), ③ 단상 토템폴 세 개를 묶는 구조. PW-800 OB는 3상에서 약 800 V 링크를 만들고, 단상에서는 같은 하드웨어를 토템폴로 재구성해 약 400 V 링크를 쓴다.

그림 12-10. 3상 능동 정류기(왼쪽)와 순시 입력 전력(오른쪽). 3상 평형이면 입력 전력이 일정해 DC 링크 커패시터가 작아지고, 단상은 2배 주파수 맥동을 커패시터가 흡수해야 한다.

핵심 정리

볼트-초 균형 $\langle v_L\rangle = 0$ 과 전하 균형 $\langle i_C\rangle = 0$ 이 모든 정상 상태 해석의 출발점: 벅 $M = D$ , 부스트 $1/(1-D)$ , 벅-부스트 $-D/(1-D)$ . 리플은 $\Delta i_L = v_L t/L$ .
$K = 2L/(RT_s)$ 가 $K_{crit}$ 보다 작으면 DCM: 다이오드 컨버터는 변환비가 부하에 의존한다. 동기 정류는 FCCM으로 역전류를 흘린다.
동기 정류는 다이오드 전도 손실을 $I^2R$ 로 바꾸지만 데드 타임 손실 $V_{SD}It_{dt}f$ 와 Si의 $Q_{rr}V f$ 가 남는다. GaN은 $Q_{rr}$ = 0이지만 $V_{SD}$ 가 커서 데드 타임을 줄여야 한다.
손실 = 고정 + 비례 + 제곱. 효율 최대는 고정 손실 ≈ 제곱 손실 근처. 경부하는 상 줄이기·펄스 스킵. DC 서버 GaN 500 kHz 모델 피크 약 97.6 %.
주파수를 올리면 L이 $1/f$ 로 줄고 스위칭 손실이 $f$ 로 는다. 스위칭 에너지가 작은 GaN의 최적 주파수가 Si보다 높다. 인터리빙은 리플을 $Nf$ 로 올리고 $D = k/N$ 에서 상쇄한다.
LLC: FHA 이득 $M(f_n, L_n, Q)$ . 공진점 근처가 최고 효율, $\arg Z_{in} \gt 0$ (유도성)에서 ZVS. 중부하에서 높은 이득을 얻으려 주파수를 내리면 ZVS 경계에 다가간다.
PF = $\cos\varphi_1/\sqrt{1+\mathrm{THD}^2}$ . 부스트 PFC는 전류를 정류 전압 모양으로 성형해 PF ≈ 1. 토템폴 PFC는 브리지 손실을 없애지만 빠른 레그 $Q_{rr}V_of$ 때문에 하드 스위칭 CCM은 GaN·SiC로만 가능하다.

확인 퀴즈

1. 48 V → 12 V 벅, $L$ = 2.2 µH, 500 kHz. 인덕터 전류 리플(피크-피크)은?

\Delta i_L = (V_{in}-V_o)D/(Lf) = 36 \times 0.25/(2.2\,\mu\text{H}\times500\,\text{kHz}) \approx 8.2

A. 상전류 20.8 A의 약 39 %다.

2. 다이오드(비동기) 벅에서 $D$ = 0.5, $K = 2L/(RT_s)$ = 0.2다. 운전 모드와 출력은?

K_{crit} = 1-D = 0.5

이고

K = 0.2 \lt 0.5

이므로 DCM.

M = 2/(1+\sqrt{1+4K/D^2}) = 2/(1+\sqrt{4.2}) \approx 0.65

로

D

보다 크다. 경부하에서 출력이 오르는 것을 피드백 루프가

D

를 줄여 보정한다.

3. 동기 벅에서 데드 타임을 20 ns → 5 ns로 줄였을 때 Si MOSFET보다 GaN에서 이득이 더 큰 이유는?

데드 타임 손실은

V_{SD}It_{dt}f

. GaN은 바디 다이오드 없이 게이트가 꺼진 채 역도통하므로

V_{SD} \approx V_{th} + |V_{GS,off}|

로 크다. 대신

Q_{rr}

= 0이라 Si처럼 역회복 손실은 없다.

4. 4상 인터리브드 벅이 $D$ = 0.25로 운전할 때 출력 합 전류 리플은?

ND = 1

이 정수라

(ND-m)(m+1-ND) = 0

. 한 상의 전류가 내려가는 기울기 합과 다른 상이 올라가는 기울기 합이 정확히 상쇄된다. 48 → 12 V 서버 전원이 4상과 잘 맞는 이유다.

5. LLC 컨버터를 공진 주파수보다 한참 낮은 주파수(이득 피크 왼쪽)에서 운전하면?

피크 이득 왼쪽은

\arg Z_{in} \lt 0

(용량성)이라 전류가 전압보다 앞선다. 스위치가 켜질 때

C_{oss}

가 방전되어 있지 않고, 상대 소자의 바디 다이오드가 역회복을 겪는다. 설계는 최소 주파수를 이 경계 오른쪽에 둔다.

6. 입력 전류 THD가 40 %이고 변위 인자 $\cos\varphi_1$ = 1이면 역률은?

\mathrm{PF} = 1/\sqrt{1+0.4^2} = 1/\sqrt{1.16} \approx 0.928

. 위상이 맞아도 왜곡만으로 역률이 떨어진다. 정류+C 입력은 THD가 100 %를 넘어 PF 0.6 안팎이다.

7. 7.4 kW 토템폴 PFC의 빠른 레그에 Si 슈퍼정션( $Q_{rr}$ = 10 µC)을 2병렬로 쓰고 65 kHz CCM으로 돌리면 역회복 손실은 대략?

2\times10\,\mu\text{C}\times400\,\text{V}\times65\,\text{kHz} \approx 520

W — 입력의 7 %다. SiC(0.1 µC)면 약 5 W, GaN은 0. 그래서 하드 스위칭 토템폴은 넓은 밴드갭 소자의 회로이고, Si로는 CrM/TCM으로 ZVS를 만들어야 한다.

스위칭 변환의 원리: 볼트-초와 전하 균형

벅·부스트·벅-부스트의 변환비

리플과 CCM·DCM 경계

벅·부스트·벅-부스트 스위칭 파형 (시간 적분)

동기 정류와 데드 타임

손실 분해와 효율 곡선

DC 서버 48 → 12 V 손실 분해: GaN 500 kHz vs Si 200 kHz

스위칭 주파수 최적

최적 스위칭 주파수: 인덕터가 작아지는 값과 스위칭 손실

인터리빙: 리플 상쇄

인터리빙 리플 상쇄: 상 수와 듀티

절연형 컨버터와 LLC 공진

LLC 이득 곡선 (FHA)과 ZVS 영역

역률, THD, 부스트 PFC

입력 전류 성형: 정류+C vs 부스트 PFC (PF·THD)

토템폴 PFC와 역회복

토템폴 PFC 손실: 빠른 레그 소자 선택과 Qrr

3상 PFC 개요

핵심 정리

확인 퀴즈

토템폴 PFC 손실: 빠른 레그 소자 선택과 Q_rr