Chapter 04

에지 종단과 표면 전계

3장의 항복 전압은 무한히 넓은 평면 접합의 값이다. 실제 칩에는 끝이 있다. p 영역이 끝나는 가장자리에서 접합은 휘고, 휘어진 곳에 전계가 몰려 평면 BV의 30–50 %에서 먼저 애벌런치가 온다. 이를 막는 구조가 에지 종단(edge termination)이다. 이 장은 원통·구 접합의 전계 집중을 1D 반지름 솔버로 계산한 뒤, 브라우저에서 도는 2차원 포아송 완화법 솔버로 필드 플레이트, 플로팅 가드 링, 접합 종단 확장(JTE)이 전위선을 어떻게 펴는지 직접 보고, 표면 전하와 다이 면적까지 따져 PW-800 SiC 다이의 종단을 설계한다.

원통·구 접합에서 전계가 몰리는 이유를 반지름 포아송 해로 설명하고, 종단 효율 $\eta = BV_{edge}/BV_{pp}$ 를 $r_j/W_{pp}$ 의 함수로 계산할 수 있다.
2차원 포아송 방정식의 박스(유한 체적) 이산화와 비선형 SOR 완화법을 이해하고, 전위선 밀집으로 최대 전계 위치를 찾을 수 있다.
필드 플레이트의 두 전계 봉우리와 산화막 전계 한계를 설명하고, 산화막 두께·플레이트 길이를 고를 수 있다.
플로팅 가드 링의 펀치스루 전압 분배를 이해하고 링 간격(점증 간격)을 최적화할 수 있다.
JTE의 도즈 창(최적 $\approx \varepsilon E_c/q$ )과 SiC에서 JTE가 표준인 이유를 설명할 수 있다.
표면 전하·이동 이온·습기가 종단에 미치는 영향과 종단 폭이 다이 면적·비용을 잡아먹는 비율을 계산할 수 있다.

왜 가장자리에서 먼저 깨지는가

평면형 전력 소자의 p 영역은 산화막 창을 통해 이온을 주입하고 열처리해 만든다. 도펀트는 아래로 $r_j$ 만큼 들어가는 동안 옆으로도 거의 같은 거리만큼 퍼진다. 그래서 창의 직선 변 아래에서는 접합이 반지름 $r_j$ 인 원통의 4분의 1이 되고, 창의 모서리 아래에서는 구의 8분의 1이 된다. 같은 전압에서 곡률 반지름이 작은 도체 표면일수록 전계가 센 것처럼(피뢰침), 휘어진 접합 바깥쪽에 전계가 몰린다. 전계가 몰린 곳에서는 이온화 적분이 먼저 1에 닿으므로 칩 전체의 BV는 가장 휜 곳이 정한다.

그림 4-1. 평면 확산 접합의 가장자리. 직선 변 아래는 원통 접합, 모서리 아래는 구 접합이 된다(왼쪽). 단면(오른쪽)에서 전위선(회색)은 평면 영역에서 평행하다가 접합이 휘는 곳에서 바깥으로 퍼지면서 곡률 안쪽에 촘촘히 몰린다. 칩 모서리는 보통 반지름 수십–수백 µm로 둥글려 구 접합을 피한다.

평행 평면 BV에 대한 실제 BV의 비를 종단 효율(termination efficiency) $\eta = BV_{edge}/BV_{pp}$ 라 한다. 종단 구조 없이 얕은 확산 접합을 그대로 두면 $\eta$ 는 30–50 %에 그친다. 좋은 종단은 85–95 %를 되찾는다. 대가는 칩 둘레에 수십–수백 µm 폭을 내주는 것과, 표면 상태에 민감해지는 것이다. 이 장의 모든 수치는 3장의 멱법칙 이온화 계수( $\alpha_{\text{eff}} = CE^7$ )를 쓴다.

원통·구 접합의 전계 집중

곡률의 효과는 1차원 반지름 좌표로 정확히 풀 수 있다. 반지름 $r_j$ 인 p⁺ 원통(또는 구)을 n⁻가 둘러싸고, 공핍층이 $r_d$ 까지 퍼졌다고 하자. 가우스 법칙으로 반지름 $r$ 안의 공간 전하를 세면

\text{원통: } E(r) = \frac{qN_D}{2\varepsilon_s}\left(\frac{r_d^2}{r} - r\right),\quad V = \frac{qN_D}{2\varepsilon_s}\left[r_d^2\ln\frac{r_d}{r_j} - \frac{r_d^2 - r_j^2}{2}\right]

\text{구: } E(r) = \frac{qN_D}{3\varepsilon_s}\left(\frac{r_d^3}{r^2} - r\right),\quad V = \frac{qN_D}{3\varepsilon_s}\left[r_d^3\left(\frac{1}{r_j} - \frac{1}{r_d}\right) - \frac{r_d^2 - r_j^2}{2}\right]

평면이면

E

가 직선으로 줄지만, 원통은

1/r

, 구는

1/r^2

로 접합 근처에서 가파르게 크다. 같은 전압이면 전계가 접합 바로 앞에 몰리고, 그곳의

\int\alpha\,dr

이 먼저 1에 닿는다. 이온화 적분

\int_{r_j}^{r_d} CE(r)^7\,dr = 1

을

r_d

에 대해 풀면 원통·구 BV가 나온다.

멱법칙이면 결과는 도핑에 무관하게 $x = r_j/W_{pp}$ 하나의 함수가 된다. 스지–기번스(Sze–Gibbons) 근사식이 널리 쓰인다.

\frac{BV_{cyl}}{BV_{pp}} \approx \tfrac12\left(x^2 + 2x^{6/7}\right)\ln\!\left(1 + 2x^{-8/7}\right) - x^{6/7},\qquad \frac{BV_{sp}}{BV_{pp}} \approx x^2 + 2.14\,x^{6/7} - \left(x^3 + 3x^{13/7}\right)^{2/3}

x = r_j/W_{pp}

. 예: Si 650 V급(

N_D = 3\times10^{14}

W_{pp} \approx 56

µm)에

r_j = 5

µm 확산(

x \approx 0.09

)이면 원통 약 32 %, 구 약 17 %. SiC는 주입 접합 깊이가 1 µm 안팎(

W_{pp}

약 18 µm에서

x \approx 0.05

)이라 더 나쁘다 — 약 24 %. SiC에 종단이 필수인 이유다.

그림 4-2. 각자의 항복 순간 전계. 항복은 국소 조건(

\int\alpha = 1

)이라 최대 전계는 셋이 비슷하지만, 곡면은 전계가 거리에 따라 빨리 줄어 막는 전압(면적)이 작다. 접합이 깊을수록(

r_j

큼) 평면에 가까워진다 — 고전압 Si 소자가 깊은 확산을 쓰던 이유다.

SIMULATOR

반지름 솔버: 원통·구 접합의 종단 효율

접합 곡률 r_j / W_pp 스지–기번스 근사식

평면원통구

η 원통 (수치 / 근사)—

η 구 (수치 / 근사)—

항복 시 r_d/W_pp 원통 / 구—

항복 시 최대 전계 / 평면 E_c—

예: Si 3×10¹⁴ / SiC 8×10¹⁵의 r_j—

위:

x = r_j/W_{pp}

에 따른 η. 실선은 반지름 좌표에서

\int_{r_j}^{r_d}CE^7dr = 1

이 되는

r_d

를 이분법으로 찾아 구한 수치해, 점선은 스지–기번스 근사식. 아래: 커서 위치에서 각자의 항복 순간 전계를 접합에서의 거리(÷W_pp)로 그렸다. 해볼 것: ① x = 0.09(Si 5 µm 확산)에서 원통 약 32 %, 구 약 17 %. ② x를 1까지 키워도 원통은 약 75 %에 머문다 — 깊은 확산만으로는 부족하다. ③ 근사식은 x ≲ 0.5에서 수치해와 수 % 안에서 맞고, 큰 x에서 원통 식이 어긋난다. ④ 최대 전계는 평면보다 약간 높다(이온화 길이가 짧아 더 센 전계가 필요).

2차원 포아송 완화법: 브라우저 안의 종단 솔버

실제 종단은 원통 하나가 아니라 접합, 산화막, 금속 플레이트, 링, 표면 전하가 얽힌 2차원 문제다. 이 장의 2D 시뮬레이터들은 모두 같은 솔버를 쓴다. 단면을 비균일 직사각 격자로 나누고, 각 절점을 둘러싼 작은 상자(제어 체적)에 가우스 법칙을 적용한다(박스 이산화, 유한 체적법).

\sum_{k\in\{E,W,N,S\}} \varepsilon_k\,\frac{\phi_k - \phi_0}{d_k}\,\ell_k \;+\; \rho(\phi_0)\,A_0 \;+\; q\,Q_{ss}\,\ell_s \;=\; 0,\qquad \rho = q\left(N_D - N_A + p - n\right)

\ell_k

는 상자 면의 길이,

d_k

는 이웃 절점까지 거리,

\varepsilon_k

는 그 면이 지나는 재료(반도체·SiO₂ 3.9·패시베이션 3.5)의 유전율,

A_0

는 상자 중 반도체 부분의 넓이,

Q_{ss}

는 산화막/반도체 계면 전하(cm⁻²). 공핍은 따로 가정하지 않는다:

n = N_D\,e^{(\phi - V_R)/V_T}

p = N_A\,e^{-\phi/V_T}

로 두면 중성 영역과 공핍층이 스스로 생긴다(전자는 캐소드, 정공은 애노드와 평형).

비선형 방정식은 절점마다 뉴턴 한 걸음과 과완화(SOR)를 섞어 푼다: $\phi_0 \leftarrow \phi_0 + \omega F/(\sum\varepsilon_k\ell_k/d_k + qA_0(n+p)/V_T)$ , $\omega \approx 1.85$ . 수천 V에서 $V_T$ = 26 mV인 지수 항은 수치적으로 너무 가팔라서, 이 솔버는 열전압을 $V_R/300$ 으로 키운 "부드러운 공핍 가장자리"를 쓴다(최대 전계에는 거의 영향이 없다). 수렴하면 셀마다 $\mathbf{E} = -\nabla\phi$ 를 구하고, 최대 전계 셀에서 전기력선을 양방향으로 따라가며 $\int CE^7\,dl$ 을 적분한다. 그 값이 1이 되도록 $V \leftarrow V\cdot I^{-1/m}$ ( $m = d\ln I/d\ln V$ , 1D에서 구함)로 전압을 고쳐 다시 푸는 것을 반복하면 그 구조의 BV가 나온다.

그림 4-3. 이 장의 2D 솔버. 상용 소자 시뮬레이터(TCAD)도 원리는 같다 — 다만 전자·정공 연속 방정식을 함께 풀고, 이온화를 전류로 계산해 항복을 찾는다(TCADBook 고전계). 여기서는 화면 프레임마다 몇 번씩 나눠 풀어 페이지가 멈추지 않게 했다.

SIMULATOR

2D 솔버 ① 종단 없는 평면 접합의 가장자리

재료·드리프트

접합 깊이 r_j / W_pp

지도

상태—

가장자리 BV / 평면 BV_pp—

종단 효율 η (2D)—

η 원통 반지름 해—

최대 전계 위치 / 값—

위: 항복 순간(I = 1)의 |E| 지도(노랑 → 빨강 = 평면 임계 전계 이상), 전위선(V_R/10 간격), 최대 전계 점과 이온화 적분 경로(초록). 위쪽 띠는 산화막·패시베이션, 빨간 면은 p⁺. 가로·세로 축척이 다르다. 아래: 표면 바로 아래 |E|(실선)와 깊이 방향 최대 |E|(점선). 드리프트층은 1.3 W_pp(NPT)로 두었다. 해볼 것: ① x = 0.09에서 η가 원통 해(약 32 %) 근처로 나온다. 격자(W_pp/56)가 곡률을 계단으로 그리므로 수 % 차이는 수치 오차다. x가 크면 2D가 원통 해보다 낮아진다 — 평면 바닥, 표면, n⁺ 경계가 원통 대칭을 깨기 때문이다. ② Si와 SiC를 바꿔도 같은 x면 η가 거의 같다 — 멱법칙 이온화에서 종단 효율은 r_j/W_pp만의 함수다. ③ x를 키우면 최대 전계 점이 표면 근처에서 곡면 아래쪽으로 옮겨 간다.

필드 플레이트

가장 단순한 종단은 애노드 금속을 산화막 위로 접합 바깥까지 연장하는 필드 플레이트(field plate)다. 플레이트는 애노드 전위(0 V)이므로 그 아래 n⁻ 표면을 공핍시키고, 공핍층을 가장자리 밖으로 끌어내 접합 곡률의 전계를 덜어 준다. 대신 전위선이 플레이트 끝에서 다시 몰려 두 번째 전계 봉우리가 생긴다. 산화막이 얇으면 플레이트가 표면을 강하게 공핍시키지만 플레이트 끝 봉우리가 커지고, 두꺼우면 영향력이 약해진다.

그림 4-4. 필드 플레이트. 플레이트가 공핍층을 끌어내 접합 모서리 전계를 낮추지만 플레이트 끝에 새 봉우리가 생긴다. 산화막 두께를 계단처럼 늘려 가는 계단형 필드 플레이트나 여러 단 플레이트는 봉우리를 여럿으로 나눠 더 높인다. GaN HEMT의 게이트·소스 필드 플레이트도 같은 원리다(9장).

산화막 안 전계도 따져야 한다. 계면에서 수직 전속 밀도가 연속이므로 $\varepsilon_{ox}E_{ox} = \varepsilon_sE_s$ , 곧 산화막 전계는 반도체 수직 전계의 $\varepsilon_s/\varepsilon_{ox}$ 배(Si 3배, SiC 2.5배)다. Si에서는 0.2–0.3 MV/cm × 3 ≈ 1 MV/cm 안팎으로 SiO₂(장기 신뢰성 한계 약 3–4 MV/cm)에 여유가 있지만, SiC 표면 전계 2 MV/cm는 산화막에 5 MV/cm를 걸어 위험하다. 그래서 SiC는 필드 플레이트 단독보다 반도체 안에서 전계를 펴는 JTE·링을 주로 쓴다.

SIMULATOR

2D 솔버 ② 필드 플레이트 (Si 650 V급)

산화막 두께 t_ox 플레이트 길이 L_FP (접합 끝부터)

지도

상태—

BV / η—

최대 전계 위치—

산화막 최대 전계—

종단 없음 대비—

Si, N_D = 3×10¹⁴ cm⁻³, 드리프트 60 µm(BV_pp 약 730 V), 접합 깊이 5 µm, 패시베이션 10 µm(ε_r 3.5). 플레이트는 산화막 위(회색 굵은 선). 해볼 것: ① L_FP = 0에서 η 약 32 %(종단 없음). 플레이트를 늘리면 최대 전계가 접합 모서리에서 플레이트 끝으로 옮겨 가며 η가 약 50 %까지 오른다. ② t_ox를 0.3 µm로 얇게 하면 플레이트 끝 봉우리가 커져 오히려 나빠진다. ③ 3 µm로 두껍게 하면 플레이트의 효과가 약해져 다시 접합 모서리가 깨진다. ④ 단일 플레이트로는 60 % 안팎이 한계다 — 그래서 가드 링·JTE와 함께 쓴다.

플로팅 가드 링

플로팅 가드 링(floating field limiting ring, FLR)은 주 접합과 같은 p⁺ 확산을 몇 개의 고리로 칩 둘레에 더 만들고 아무 데도 연결하지 않는 구조다. 공정이 주 접합과 같아 추가 마스크가 거의 필요 없다. 역전압이 오르면 주 접합의 공핍층이 옆으로 퍼지다가 첫 링에 닿는다(펀치스루). 그 순간부터 링은 그 지점의 전위로 고정되고, 이후 늘어나는 전압의 일부를 링과 다음 링 사이가 나눠 맡는다. 링 사이 간격 $s$ 가 맡는 전압은 대략 그 간격의 펀치스루 전압이다.

\Delta V_{k} \approx \frac{qN_D\,s_k^2}{2\varepsilon_s},\qquad V_R \approx V_{main} + \sum_k \Delta V_k

링이

N

개면 전압이

N+1

개의 곡면 접합에 나뉘어 각자의 곡률 전계가 줄어든다. 간격이 너무 좁으면 링이 주 접합과 같은 전위에 묶여 하는 일이 없고, 너무 넓으면 공핍층이 링에 닿기 전에 주 접합이 먼저 깨진다. 바깥 링일수록 맡는 전위가 커지므로 간격을 바깥으로 갈수록 조금씩 넓히는 점증 간격이 보통이다. 이 솔버는 링 전위를 "정공이 넘을 장벽이 0"인 조건, 곧 안쪽 p 영역에서 그 링까지 가는 경로 중 최대 전위가 가장 낮은 경로의 값으로 둔다(최소-최대 경로, 다익스트라 탐색).

그림 4-5. 플로팅 가드 링. 주 접합의 공핍층이 링에 닿을 때마다 링이 전위를 하나씩 이어받아 표면 전위가 계단처럼 오른다. 간격

s_k

가 그 계단 높이를 정한다. 맨 바깥의 n⁺ 채널 스토퍼는 표면 반전층이 칩 끝(절단면)까지 이어지는 것을 막는다.

SIMULATOR

2D 솔버 ③ 플로팅 가드 링 간격 최적화 (Si 650 V급)

링 개수 첫 간격 s₁ 간격 증분 Δs 표면 전하 Q_ss

상태—

BV / η—

링 전위 (항복 시)—

최대 전계 위치—

종단 폭 (주 접합 끝 → 마지막 링)—

링 폭 12 µm(표면), 접합 깊이 5 µm, 나머지는 필드 플레이트 시뮬레이터와 같다. 간격은 접합 가장자리 사이의 표면 거리. Q_ss 단위는 10¹² cm⁻²(양전하 = 산화막 고정 전하·이동 이온). 해볼 것: ① 링 5개, s₁ = 6 µm, Δs = 3 µm에서 η 약 65 %. 링 전위가 계단처럼 오른다. ② 간격을 모두 15 µm 이상으로 넓히면 바깥 링들이 같은 전위에 머문다 — 공핍층이 닿지 못해 쉬는 링이다. ③ 간격을 2–3 µm로 좁히면 링들이 주 접합에 묶여 효과가 사라진다. ④ Q_ss를 +1(10¹² cm⁻²)로 올리면 η가 20 %대로 무너진다. 링 종단은 표면 전하에 매우 민감하다(8절). 음의 큰 전하는 n⁻ 표면을 반전시켜 링을 단락하는데, 이 솔버는 반전층을 모델링하지 않아 −0.5까지만 둔다.

접합 종단 확장(JTE)과 도즈 창

접합 종단 확장(junction termination extension, JTE)은 주 접합 바깥에 옅은 p층을 길게 붙인 구조다. 역바이어스가 오르면 이 p층이 바깥 끝부터 점점 공핍되면서 전위를 표면을 따라 고르게 내려놓는다. 핵심은 p층의 도즈(면 전하 $Q_{JTE} = N_A t$ , cm⁻²)다. 너무 적으면 전압이 조금만 올라도 다 공핍되어 없는 것과 같고(주 접합 모서리가 깨짐), 너무 많으면 공핍되지 않고 주 접합의 연장일 뿐이라 JTE 끝 모서리가 깨진다. 그 사이의 좁은 도즈 창에서 효율이 최대다.

Q_{JTE}^{opt} \sim \frac{\varepsilon_s E_c}{q}:\qquad \text{Si} \approx 1.9\times10^{12},\quad \text{4H-SiC} \approx 1.3 \sim 1.5\times10^{13}\ \text{cm}^{-2}

가우스 법칙으로 보면

\varepsilon_sE_c/q

는 "임계 전계를 종단하는 데 필요한 면 전하"다. JTE가 이보다 많으면 임계 전계에서도 다 공핍되지 않는다. 실제 최적은 이 값의 약 0.6–1배이고, 창의 폭(η가 최대의 90 % 이상인 범위)은 단일 JTE에서 ±20–30 % 정도다. 이온 주입 도즈 정밀도(±수 %)는 충분하지만, SiC에서는 주입한 Al의 전기적 활성화율(열처리에 따라 수십–100 %)과 표면 전하가 창을 흔든다(DopingBook 도즈).

그림 4-6. JTE 도즈와 항복 위치. 부족하면 주 접합 모서리, 과다하면 JTE 끝이 깨진다. 최적에서는 공핍된 JTE의 음전하가 전위선을 표면을 따라 고르게 편다. 아래: 단일 JTE의 η–도즈 곡선은 최적 도즈 바로 위에서 급격히 떨어지는 비대칭 모양이다.

SIMULATOR

2D 솔버 ④ SiC JTE와 도즈 창 (PW-800 1200 V 드리프트)

JTE 도즈 Q_JTE JTE 길이 L_JTE 표면 전하 Q_ss

상태—

BV / η—

최대 전계 위치—

도즈 / (εE_c/q)—

스캔 최적 도즈 / 창(η ≥ 0.9 η_max)—

4H-SiC, N_D = 8×10¹⁵ cm⁻³, 드리프트 10 µm(BV_pp 약 1.98 kV, 멱법칙), 주 접합 깊이 0.8 µm, JTE 두께 0.6 µm(Al 주입), 산화막 0.5 µm. 도즈 단위 10¹³ cm⁻². "도즈 창 스캔"은 도즈 0–3×10¹³을 13점 다시 풀어 η–도즈 곡선을 아래 그림에 겹쳐 그린다(수 초). 해볼 것: ① 도즈 0이면 η 약 33 %. 1.2–1.5에서 약 90 %에 이른다. ② 2를 넘기면 최대 전계 점이 JTE 바깥 끝으로 튀며 η가 60 % 아래로 떨어진다 — 창은 최적 바로 위에서 가파르다. ③ Q_ss를 +3으로 두고 다시 스캔하면 곡선 전체가 오른쪽으로 밀린다. 양의 계면 전하가 p형 JTE 도즈를 상쇄하기 때문이다. ④ L_JTE를 10 µm로 줄이면 공핍될 거리가 모자라 최대 η가 떨어진다(대략 3–5 W 이상 필요).

PW-800 SiC 다이의 종단1200 V SiC 다이(드리프트 10 µm, 8×10¹⁵ cm⁻³, BV_pp 약 1.9–2.0 kV)는 Al 주입 JTE(도즈 약 1×10¹³ cm⁻², 길이 약 50 µm)에 바깥쪽 플로팅 링 여러 개를 더한 혼합 종단을 가정한다. 단일 JTE의 좁은 창을 링이 넓혀 주어 활성화율·계면 전하 산포에도 η 약 85 %(BV 약 1.6–1.7 kV)를 지킨다. 종단과 채널 스토퍼, 절단 여유를 합친 가장자리 폭은 약 200 µm로, 4.5 × 4.5 mm 다이 면적의 약 17 %다(9절). 그 위를 폴리이미드가 덮어 몰드 수지·습기에서 표면을 지킨다.

다른 종단: 다단 JTE, 링 보조 JTE, 베벨, 트렌치

단일 JTE의 창을 넓히는 방법은 도즈를 바깥으로 갈수록 줄이는 것이다. 두세 단으로 도즈를 나누는 다단 JTE, 마스크 패턴의 밀도로 평균 도즈를 연속적으로 줄이는 공간 변조 JTE와 VLD(variation of lateral doping), JTE 안에 링을 겹쳐 넣는 링 보조 JTE가 쓰인다. 사이리스터·고전압 다이오드처럼 웨이퍼 전체가 한 소자인 경우에는 칩 옆면을 비스듬히 갈아 내는 베벨(bevel)로 표면 전계를 벌크 전계보다 낮춘다. 트렌치 소자는 깊은 트렌치를 산화막으로 채워 전위를 수직으로 내려놓는 트렌치 종단도 쓴다.

그림 4-7. 종단의 변형들. 도즈를 바깥으로 갈수록 줄이면 공핍이 더 고르게 진행해 도즈 창이 넓어진다. 베벨은 웨이퍼 크기의 사이리스터·IGCT에서(7장), 트렌치 종단은 저전압 트렌치 MOSFET에서 많이 쓴다.

방식	추가 공정	대표 η	폭 (1.2 kV급)	표면 전하 민감도	주 사용처
종단 없음(얕은 접합)	—	~25–40 %	—	—	비교 기준
필드 플레이트(단일)	없음(금속 연장)	~50–60 %	수십 µm	중간	저전압 Si, GaN
계단형·다단 필드 플레이트	산화막 단차	~70–85 %	~100 µm	중간	Si MOSFET, GaN HEMT
플로팅 가드 링	없음(주 접합과 동시)	~70–90 %	~150–300 µm (링 수 많음)	높음	Si 다이오드·IGBT·MOSFET, SiC
링 + 필드 플레이트	없음	~85–95 %	~200 µm	낮아짐(플레이트가 차폐)	Si IGBT 표준
JTE(단일)	주입 1회	~85–90 %(최적 도즈)	~3–5 W	중간(창이 좁음)	SiC
다단·공간 변조 JTE, 링 보조 JTE	주입 1–2회	~90–95 %	~100–200 µm	낮음	SiC 1.2–10 kV
베벨	기계 연마	~90 % 이상	웨이퍼 둘레	낮음	사이리스터, 웨이퍼급 소자

표면 전하·이동 이온·습기와 패시베이션

종단은 전압을 표면을 따라 눕혀 놓는 기술이므로 표면에 무엇이 있느냐에 민감하다. 산화막/반도체 계면의 고정 전하(Si/SiO₂ 약 10¹⁰–10¹¹, SiC/SiO₂는 10¹¹–10¹² cm⁻² 수준), 산화막 안을 떠다니는 이동 이온(Na⁺, K⁺), 패시베이션 위에 쌓이는 전하, 그리고 습기가 들어와 생기는 표면 누설 경로가 모두 표면 전위를 바꾼다. n⁻ 위의 양전하는 표면 근처를 더 n형처럼 만들어 공핍층이 옆으로 덜 퍼지게 하고(링·플레이트 효율 저하), p형 JTE 위의 양전하는 JTE 도즈를 상쇄한다.

그림 4-8. 종단 표면의 적들. 고정 전하는 공정(산화·열처리)이 정하고, 이동 이온은 고온 역바이어스에서 전계를 따라 움직여 시간이 지나며 BV를 바꾼다(BV 워크아웃·워크인). 습기는 패시베이션을 뚫고 들어와 표면 전도와 금속 부식을 일으킨다. 실리콘 젤·몰드도 그 자체가 전하를 띨 수 있다. 계면 산화막의 물리는 ThinFilmBook 산화에서 다룬다.

이 위협들을 걸러 내는 표준 시험이 HTRB(high-temperature reverse bias)와 H3TRB(high humidity, high temperature reverse bias)다. PW-800 신뢰성 목표는 HTRB 1,000 h(0.8 BV, 175 °C), H3TRB 1,000 h(85 °C/85 %RH, 80 V)다. HTRB는 이동 이온과 계면 전하의 이동을, H3TRB는 습기와 이온성 오염을 겨냥한다(16장, TestBook 번인). 고전압 SiC 모듈은 H3TRB를 정격 전압의 80 %로 올린 HV-H3TRB도 쓴다 — 습기가 들어간 종단 표면에 큰 전계가 걸리면 전기화학 반응(전식, 덴드라이트)이 빨라지기 때문이다.

SIMULATOR

표면 전하 민감도: 세 종단을 같은 축에서 비교

스캔할 종단 Si 가드 링 5개 (6+3k µm) Si 필드 플레이트 (1 µm, 20 µm) SiC JTE (1.2×10¹³, 40 µm)

진행—

FLR η: Q_ss 0 → +1—

FP η: Q_ss 0 → +1—

JTE η: Q_ss 0 → +1—

Q_ss(10¹² cm⁻²)를 −0.5 ~ +3으로 바꾸며 위의 2D 솔버로 각 구조의 BV를 다시 찾는다(구조당 8점, 전체 수–십수 초, 화면에 보일 때만 진행). 해볼 것: ① Si 가드 링은 +1×10¹²에서 η가 절반 아래로 떨어진다 — Si에서 εE_c/q가 약 2×10¹²에 불과해 같은 계면 전하가 상대적으로 크다. ② SiC JTE는 같은 전하에 몇 %만 움직인다. SiC는 εE_c/q가 약 1.3×10¹³으로 7배 크다. ③ 그렇다고 SiC가 안전한 것은 아니다. SiC/SiO₂ 계면 전하가 Si보다 10배 가까이 많고, 산화막에 걸리는 전계가 크다. 실제 설계는 링 보조 JTE·필드 플레이트·두꺼운 패시베이션을 겹쳐 민감도를 낮춘다.

종단이 잡아먹는 면적

종단 영역은 전류를 흘리지 않으면서 칩 둘레를 차지한다. 종단 폭 $w_t$ (채널 스토퍼·절단 여유 포함)가 같아도 작은 다이일수록 비율이 커진다. 정사각 다이 한 변이 $a$ 이면

A_{act} = (a - 2w_t)^2 - A_{pad},\qquad R_{DS(on)} = \frac{R_{on,sp}}{A_{act}},\qquad \text{DPW} \approx \frac{\pi d^2}{4A_{die}} - \frac{\pi d}{\sqrt{2A_{die}}},\qquad Y = e^{-D_0A_{die}}

A_{pad}

는 게이트 패드 등 비활성 면적, DPW는 지름

d

웨이퍼의 다이 수(가장자리 손실 포함),

Y

는 결함 밀도

D_0

의 푸아송 수율. 다이를 키우면 종단 비율은 줄지만 수율이 떨어진다 — "웨이퍼 한 장에서 얻는 양품 전도도

\sum 1/R_{DS(on)}

"을 최대로 하는 다이 크기가 있다. 종단 폭은 전압에 비례해 늘어(대략

w_t \sim

수

W

+ 여유) 고전압일수록 작은 다이가 불리하다.

그림 4-9. 종단의 면적 비용. 회색 점선 고리가 종단, 금속 사각형이 활성 영역(셀 배열), G는 게이트 패드. 가장자리 폭은 다이 크기와 무관하므로 작은 다이일수록 손해가 크다. 칩 모서리를 둥글리는 것(구 접합 회피)도 면적을 조금 더 쓴다.

SIMULATOR

다이 크기 최적화: 종단 면적 vs 수율

다이 한 변 a 가장자리 폭 w_t 활성 R_on,sp 결함 밀도 D₀

웨이퍼

활성 비율—

다이 R_DS(on) (25 °C)—

다이 수 / 수율—

웨이퍼당 Σ1/R (양품)—

이 조건의 최적 a—

게이트 패드 0.5 mm², 다이 간 절단 폭 0.1 mm. 위: 다이 크기에 따른 활성 비율(파랑)과 수율(초록). 아래: 웨이퍼 한 장의 양품 다이 전도도 합 Σ1/R_DS(on)(정규화, 주황)과 그 최댓값. 해볼 것: ① 기본값(PW-800: 4.5 mm, 200 µm, 2.5 mΩ·cm²)에서 활성 비율 약 80 %, 다이 R_DS(on) 약 15–16 mΩ — 표의 16 mΩ과 맞는다. 8개 병렬이면 스위치당 약 2 mΩ. ② D₀를 0.2로 낮추면(성숙한 기판) 최적 다이가 커진다. SiC가 큰 다이를 쓰기 시작한 것은 기판 결함이 줄어서다(8장). ③ 3.3 kV처럼 종단이 400 µm 이상으로 넓어지면 작은 다이가 급격히 불리해진다.

핵심 정리

평면 확산 접합은 가장자리에서 원통(직선 변)·구(모서리) 접합이 되어 전계가 몰린다. 종단 효율 $\eta = BV_{edge}/BV_{pp}$ 는 멱법칙 이온화에서 $r_j/W_{pp}$ 만의 함수이며, 얕은 접합(x ≈ 0.05–0.1)은 원통 25–35 %, 구 15–20 %다.
2D 종단은 박스 이산화한 포아송 방정식( $\rho = q(N_D - N_A + p - n)$ , 볼츠만 캐리어)을 비선형 SOR로 풀고, 최대 전계 셀에서 전기력선 이온화 적분 = 1이 되는 전압을 반복으로 찾아 계산한다.
필드 플레이트는 접합 모서리와 플레이트 끝의 두 봉우리를 맞추는 설계이고, 산화막 전계 $E_{ox} = (\varepsilon_s/\varepsilon_{ox})E_s$ 가 SiC에서 걸림돌이다. 단일 플레이트는 η 50–60 % 안팎.
플로팅 가드 링은 펀치스루( $\Delta V \approx qN_Ds^2/2\varepsilon$ )로 전압을 계단처럼 나눈다. 간격이 좁으면 묶이고 넓으면 쉬므로 점증 간격이 최적이며, 표면 전하에 가장 민감하다.
JTE는 도즈 $\sim \varepsilon E_c/q$ (SiC 약 1.3×10¹³ cm⁻²) 근처의 좁은 창에서 η 약 90 %. 부족하면 주 접합, 과다하면 JTE 끝이 깨진다. 다단·공간 변조·링 보조 JTE가 창을 넓힌다.
계면 고정 전하·이동 이온·습기는 종단 효율과 장기 BV를 바꾼다. HTRB·H3TRB가 이를 걸러 낸다. 종단 폭은 다이 면적의 수십 %를 차지하므로 다이 크기는 종단 비율과 수율의 균형으로 정한다.

확인 퀴즈

1. 같은 드리프트층에서 평면 확산 접합의 항복이 가장 먼저 일어나는 곳은?

곡률이 두 방향으로 있는 구 접합에서 전계가

1/r^2

로 가장 빨리 몰린다(x = 0.1에서 원통 약 33 %, 구 약 18 %). 그래서 칩 모서리를 크게 둥글린다.

2. 멱법칙 이온화 모델에서 원통 접합의 종단 효율을 정하는 변수는?

길이를

W_{pp}

로, 전계를

E_c

로 정규화하면 반지름 포아송·이온화 적분이 도핑과 재료에 무관한 식이 된다. 그래서 Si와 SiC의 η 곡선이 겹친다.

3. 필드 플레이트의 산화막을 아주 얇게(예: 0.2 µm) 하면 생기는 주된 문제는?

얇은 산화막은 플레이트가 반도체에 가까워 플레이트 끝이 작은 곡률의 "접합"처럼 행동한다. 두 봉우리를 같게 맞추는 중간 두께가 최적이다.

4. Si에서 N_D = 3×10¹⁴ cm⁻³, 링 간격 10 µm의 펀치스루 전압(한 간격이 맡는 전압)에 가장 가까운 것은?

qN_Ds^2/(2\varepsilon) = 1.6\times10^{-19}\times3\times10^{14}\times(10^{-3})^2/(2\times1.04\times10^{-12})

≈ 23 V. 실제 2D에서는 링 아래 공핍까지 더해져 이보다 크게 나온다. 수백 V를 나누려면 링이 여러 개 필요하다.

5. SiC JTE의 도즈를 최적보다 훨씬 크게 하면?

도즈가

\varepsilon E_c/q

를 크게 넘으면 임계 전계에서도 JTE가 공핍되지 않는다. 곡률 문제를 JTE 끝으로 옮겼을 뿐이다. 도즈 창이 최적 위쪽에서 가파른 이유다.

6. 같은 1×10¹² cm⁻²의 양의 계면 전하가 Si 가드 링 종단에는 치명적이고 SiC JTE에는 작은 영향만 주는 주된 이유는?

Si는 약 2×10¹², SiC는 약 1.3×10¹³ cm⁻². 다만 SiC/SiO₂ 계면 전하 자체가 더 많고 산화막 전계가 크므로 SiC도 표면 관리가 필요하다.

7. 가장자리 폭 200 µm일 때 2 mm 다이의 활성 영역 비율(게이트 패드 무시)은?

(2 - 0.4)^2/2^2 = 2.56/4 = 64

%. 4.5 mm 다이면 약 83 %. 패드까지 빼면 더 줄어든다.