고전계: 항복과 신뢰성
지금까지 푼 소자는 전계가 "적당한" 영역에 있었다. 전자는 전계에서 에너지를 얻고 격자 진동에 에너지를 내주며 평형 근처에 머물렀다. 전계가 10⁵ V/cm를 넘으면 사정이 달라진다. 전자가 밴드갭보다 큰 에너지를 얻어 전자-정공 쌍을 새로 만들고(충돌 이온화), 밴드가 너무 가파르게 휘어 전자가 밴드갭을 뚫고 지나가며(밴드 간 터널링), 뜨거워진 캐리어가 산화막과 계면을 조금씩 망가뜨리고(핫 캐리어 열화), 소자가 내는 열이 격자 온도를 올린다(자기 발열). 이 장은 TCAD 흐름의 "소자 특성" 단계에서 이 네 가지를 모델로 넣고, 무엇이 맞고 무엇이 위험한지를 직접 풀어 본다.
- van Overstraeten–de Man 충돌 이온화 계수의 전계·온도 의존성을 읽고, 이온화 적분이 1이 되는 조건으로 애벌랜치 항복 전압을 계산한다.
- 드리프트-확산에 충돌 이온화 생성항을 넣어 증배 계수를 구하고, 항복 근처에서 전압 경계 조건의 뉴턴이 왜 무너지는지 설명한다.
- 국소 전계 모델과 에너지 이완을 넣은 비국소 모델이 짧은 채널의 기판 전류를 얼마나 다르게 예측하는지 비교한다.
- 밴드 간 터널링(Kane)과 GIDL을 충돌 이온화와 구분하고, 도핑에 따라 어느 쪽이 먼저 항복을 만드는지 판단한다.
- 핫 캐리어·BTI 수명을 가속 시험에서 외삽하는 절차와 그 위험을 이해하고, 열 방정식으로 자기 발열과 열저항을 추정한다.
충돌 이온화 계수
전도대 전자가 전계 \(E\)에서 가속되면 한 번의 산란과 다음 산란 사이에 에너지를 얻는다. 대부분은 광학 포논을 하나 내보내며 에너지를 잃지만, 운 좋게 산란을 덜 겪은 전자는 문턱 에너지(실리콘에서 약 \(1.5E_g\), 약 1.6~1.8 eV)를 넘는다. 그 전자가 가전자대 전자 하나를 전도대로 쳐 올리면 전자-정공 쌍이 하나 더 생긴다. 이것이 충돌 이온화(Impact ionization)다. 캐리어가 단위 길이를 갈 때 평균 몇 쌍을 만드는지를 이온화 계수(Ionization coefficient) \(\alpha\)(1/cm)로 나타낸다.
"운 좋은 전자"의 확률이 전계에 지수적으로 달려 있으므로 계수는 Chynoweth 꼴을 따른다. TCAD에서 가장 널리 쓰는 매개변수는 van Overstraeten–de Man(1970)의 값이다.
아래 그래프에서 커서를 좌우로 끌어 전계를 바꾸며 \(\alpha_n\), \(\alpha_p\)와 그 역수(다음 이온화까지 평균 거리)를 읽어 본다. 가로축을 \(1/E\)로 바꾸면 두 곡선이 직선이 된다(Chynoweth 그림). 온도를 올려 곡선이 어느 쪽으로 움직이는지도 본다.
이온화 계수 α(E): 전자와 정공, 그리고 온도
실리콘은 \(\alpha_p\)가 \(\alpha_n\)보다 한참 작다(\(k\) 약 0.01~0.3). 이 차이 때문에 실리콘 애벌랜치 광다이오드는 전자가 이온화를 시작하도록 설계하고, 다음 절의 이온화 적분도 전자와 정공 중 어느 쪽이 들어오느냐에 따라 값이 다르다. 온도가 오르면 α가 줄어 항복 전압이 올라간다. 이 양의 온도 계수가 애벌랜치 항복을 터널링 항복과 가르는 실험적 표지다.
이온화 적분과 애벌랜치 항복
역방향 pn 접합의 공핍 영역(폭 \(W\))으로 정공 하나가 \(x = 0\)에서 들어왔다고 하자. 정공은 오른쪽으로, 그것이 만든 전자는 왼쪽으로 달리며 또 쌍을 만든다. 이 사슬이 스스로 유지되는 조건, 즉 들어온 캐리어 하나가 무한히 많은 쌍을 낳는 조건이 애벌랜치 항복(Avalanche breakdown)이다.
TCAD의 항복 해석은 두 가지다. 하나는 충돌 이온화를 끈 채 역바이어스를 올리며 포아송·드리프트-확산을 풀고, 각 바이어스의 전계로 이온화 적분을 계산해 1이 되는 전압을 찾는 후처리 방식이다. 수렴이 쉽고 빠르다. 다른 하나는 생성항을 넣고 직접 전류를 푸는 방식으로, 다음 절에서 다룬다.
아래 시뮬레이터는 p⁺(10²⁰ cm⁻³)/n 계단 접합을 엔진의 1D 드리프트-확산으로 1 V씩 역바이어스를 올리며 풀고, 매 점에서 이온화 적분을 계산한다. 오른쪽 그래프의 \(I(V)\)가 1에 닿는 곳이 항복 전압이다. 오른쪽 그래프를 끌면 그 바이어스의 전계와 α 분포가 왼쪽에 나온다.
이온화 적분: 역바이어스를 올리면 1에 닿는다
BV에서 최대 전계(임계 전계)는 도핑이 높을수록 크다. 공핍 폭이 좁으면 짧은 거리 안에 같은 수의 이온화를 채워야 하므로 α가 더 커야 하기 때문이다. 그래서 "실리콘의 항복 전계는 3×10⁵ V/cm"라는 말은 10¹⁶ cm⁻³ 근처에서만 맞는다.
도핑에 따른 항복 전압
한쪽 계단 접합의 BV는 도핑의 약 −3/4 제곱에 비례한다는 경험식이 잘 알려져 있다(Sze & Ng).
아래에서는 도핑 13점을 차례로 엔진 DD로 풀어(점) 공핍 근사 삼각형 전계의 이온화 적분(실선), Sze 경험식(점선)과 겹쳐 본다. 온도를 바꾸면 모든 점을 다시 푼다.
BV 대 도핑: 수치해, 공핍 근사, 경험식
| Nd (cm⁻³) | 엔진 DD + 이온화 적분 | Sze 경험식 | 비고 |
|---|---|---|---|
| 10¹⁶ | 50.9 V | 60 V | 공핍 폭 약 2.6 µm |
| 10¹⁷ | 13.7 V | 10.7 V | 공핍 폭 약 0.4 µm |
| 10¹⁸ | 5.8 V | 1.9 V | 4Eg/q 근처, 터널링 경쟁 |
드리프트-확산에 충돌 이온화를 넣다
후처리 대신 생성항을 연속 방정식에 직접 넣으면 증배된 전류가 해에 나타난다.
p⁺/n(10¹⁷) 접합을 같은 바이어스 점들로 두 번 푼다. 한 번은 충돌 이온화를 끄고, 한 번은 켜고. 바이어스 간격을 줄여도 −12 V 근처에서 뉴턴이 무너지는 것을 확인한다.
증배 계수 M: DD로 직접 풀기
국소 모델과 비국소 모델
지금까지는 α가 그 자리의 전계로 정해진다고 했다. 이것이 국소 전계 모델(Local field model)이다. 캐리어 에너지가 전계와 평형을 이루려면 몇 번의 산란, 즉 에너지 이완 길이 \(\lambda = v\,\tau_w\)(약 수십 nm) 정도를 달려야 한다. 공핍 폭이 수 µm인 전력 소자에서는 상관없지만, 전계가 10 nm 안에서 0에서 10⁶ V/cm까지 치솟는 짧은 채널 MOSFET의 드레인 끝에서는 전자가 아직 그 에너지를 얻지 못했다. 국소 모델은 이온화를 크게 과대평가하고, 정점 위치도 앞당긴다.
TC.impact2d는 이 지연된 유효 전계를 쓴다(\(\lambda = 0\)이면 국소 모델). 더 엄밀하게는 14장의 에너지 균형(유체역학) 모델로 전자 온도 \(T_n\)을 직접 풀고 \(\alpha(T_n)\)을 쓴다.이 차이는 다음 절의 MOSFET 시뮬레이터에서 숫자로 확인한다. TN-45에서 국소 모델은 기판 전류를 약 100배 과대평가한다.
밴드 간 터널링과 GIDL
양쪽이 모두 고농도인 접합은 공핍 폭이 10 nm 남짓이다. 전계가 10⁶ V/cm를 넘으면 n쪽 전도대와 p쪽 가전자대가 같은 에너지 높이에서 수 nm 거리로 마주 본다. 가전자대 전자가 밴드갭을 가로로 뚫고 지나가는 것이 밴드 간 터널링(Band-to-band tunneling, BTBT)이고, 그로 인한 항복이 제너 항복(Zener breakdown)이다.
TCAD는 BTBT를 생성항으로 넣는다. 가장 단순한 것은 국소 Kane 모델이다.
아래는 대칭 계단 접합(p = n)을 세 가지 모델로 푼다. 충돌 이온화도 터널링도 없는 기본 DD, 충돌 이온화를 넣은 것, 터널링을 넣은 것. 도핑을 바꿔 어느 쪽이 먼저 전류를 키우는지 본다.
누가 먼저 무너지나: 터널링 대 애벌랜치
GIDL(Gate-induced drain leakage)은 같은 현상이 MOSFET 안에서 일어나는 것이다. 게이트가 꺼져 있고(Vg ≤ 0) 드레인이 높으면, 게이트와 겹친 n⁺ 드레인 표면이 공핍되며 수직 전계가 커진다. 실리콘 표면 전계는 대략
EOT 1.2 nm면 VDG = 1 V에서 이미 10⁶ V/cm 근처다. 장 끝의 종합 시뮬레이터에서 TN-45의 2D 해로 GIDL을 직접 추정해 본다.
MOSFET 드레인 끝의 전계
포화 영역의 MOSFET에서 채널은 드레인 쪽에서 "끼임" 상태가 되고, \(V_D - V_{Dsat}\)가 드레인 접합 근처 짧은 구간에 걸린다. 이 구간의 길이는 산화막과 접합 깊이로 정해지는 특성 길이 \(l\)이다(준2D 해석).
TN-45를 2D 드리프트-확산으로 풀어 표면(깊이 0.5 nm)의 가로 전계를 본다. Vd를 올리며 정점이 어디에 생기고 얼마나 커지는지, 그리고 coarse 격자와 normal 격자가 같은 답을 주는지 확인한다. 슬라이더를 놓으면 가까운 해에서 0.2 V씩 걸어가며 푼다.
TN-45 표면 가로 전계: 드레인 끝의 고전계 띠
준2D 식은 차수와 경향을 맞추지만 정점의 위치와 모양은 주지 못한다. 실제 정점은 금속학적 접합보다 조금 드레인 쪽, 표면에서 수 nm 아래까지 퍼져 있고 할로·확장부 도핑의 기울기가 그 크기를 바꾼다. TCAD의 몫이 바로 이것이다. 다만 위 비교처럼 정점 전계와 그 지수 함수(α)는 격자에 민감하다. 신뢰성 해석용 격자는 드레인 끝을 따로 촘촘히 한다.
기판 전류와 핫 캐리어
드레인 끝 고전계에서 충돌 이온화로 생긴 정공은 p형 기판(웰)으로 흘러 기판 전류(Substrate current) \(I_{sub}\)가 된다. 생긴 전자는 드레인으로 간다. 일부 뜨거운 전자는 Si/SiO₂ 장벽(약 3.1 eV)을 넘어 산화막에 들어가거나, 계면의 Si–H 결합을 끊어 계면 트랩을 만든다. 이것이 핫 캐리어 열화(Hot-carrier degradation, HCD)다. 측정하기 쉬운 \(I_{sub}\)가 보이지 않는 핫 캐리어 양의 대리 지표로 쓰여 왔다.
먼저 Vg = Vd = 1 V의 TN-45 2D 해 위에 충돌 이온화 생성률 지도를 그린다. 에너지 이완 길이 λ를 0(국소)에서 100 nm까지 바꿔 기판 전류가 어떻게 달라지는지 본다. 생성률은 해에 되먹이지 않는 후처리다(M ≈ 1이므로 타당하다).
충돌 이온화 생성률 지도: 국소 대 비국소
같은 전계 해에서 모델 하나 때문에 기판 전류가 두 자릿수 달라졌다. 짧은 채널의 핫 캐리어 해석에서 국소 모델은 쓸 수 없다. λ 값 자체도 보정 대상이다. 이 책의 50 nm는 "기판 전류 비가 측정 문헌의 차수(10⁻⁴~10⁻³)에 들어오는" 대표값이고, 실제로는 측정한 Isub에 맞춰 정하거나 에너지 균형 모델을 쓴다.
종 모양 곡선
Vd를 고정하고 Vg를 올리면 Isub는 오르다가 내려간다. 처음에는 채널 전류 Id가 늘어 이온화할 전자가 많아지고, Vg가 Vd에 가까워지면 VDsat가 커져 드레인 끝 전계(곧 α)가 줄어든다. 두 효과의 곱이 봉우리를 만든다. 고전적인 장채널 소자에서 봉우리는 \(V_g \approx V_d/2\) 근처다.
Isub-Vg: 봉우리가 생기려면
종 모양이 나오는지는 소자와 모델 둘 다에 달려 있다. 측정 곡선의 모양 자체가 이완 길이를 보정하는 단서가 된다(16장). 기판 전류의 Vg 의존성은 핫 캐리어 스트레스 조건(가장 나쁜 Vg)을 고르는 데에도 쓰인다. 장채널 시대에는 Isub 봉우리 조건이 최악이었지만, 짧은 채널에서는 Vg = Vd가 최악인 경우가 많다(차가운 캐리어도 다수가 모이면 결합을 끊는 다중 진동 여기).
열화와 수명 외삽: HCI, BTI, TDDB
신뢰성은 "몇 년 뒤 문턱 전압이 얼마나 움직이는가"의 문제다. 10년을 기다릴 수 없으므로 높은 전압·온도로 가속 시험을 하고, 그 결과를 사용 조건까지 외삽한다. TCAD는 스트레스 조건의 전계·캐리어 온도·기판 전류를 주어 외삽의 물리적 근거를 보강한다.
- 핫 캐리어 주입(HCI): 문턱 전압 이동이 시간의 멱법칙 \(\Delta V_t = A\,t^n\)(n 약 0.3~0.5)을 따른다. Hu 모델은 수명을 기판 전류 비로 쓴다.
- BTI(Bias temperature instability): 게이트에 전압만 걸고 고온(125 °C 안팎)에 두면 전류가 거의 없어도 Vt가 움직인다. pMOS의 NBTI가 대표적이며 n 약 0.15~0.25, 스트레스를 끄면 일부가 회복된다(측정 지연이 결과를 바꾼다).
- TDDB(Time-dependent dielectric breakdown): 산화막에 결함이 쌓여 퍼콜레이션 경로가 이어지면 절연이 깨진다. 수명 분포는 와이블 분포이고, 전계 외삽에 E 모델(\(\ln\tau \propto -\gamma E\))과 1/E 모델 중 무엇을 쓰느냐에 따라 사용 조건 수명이 자릿수로 달라진다. 얇은 산화막에서는 전압 멱법칙 모델도 쓴다.
아래는 가상의 가속 시험 데이터(세 스트레스 전압, 1 s~10⁵ s)다. 왼쪽에서 각 전압의 \(\Delta V_t(t)\)를 멱법칙으로 맞추고, 고장 기준선(끌 수 있다)에 닿는 시간을 수명으로 읽는다. 오른쪽에서 세 수명을 전압의 함수로 맞춰 사용 전압 1.0 V까지 외삽한다. 외삽 법칙을 바꿔 보면 같은 데이터가 전혀 다른 답을 준다.
가속 시험에서 10년 수명까지: 외삽의 위험
외삽에서 가장 큰 오차는 맞춤 잡음이 아니라 법칙의 선택이다. 스트레스 범위(1.6~2.0 V)에서는 세 법칙이 모두 데이터를 잘 맞추지만, 1.0 V까지 거리가 스트레스 범위의 1.5배라 차이가 자릿수로 벌어진다. 그래서 물리 근거(어떤 결함이 어떤 에너지로 생기는가)를 주는 TCAD·원자 모델과, 가능한 한 사용 조건에 가까운 스트레스가 중요하다. 스트레스 전압을 너무 높이면 사용 조건과 다른 열화 기구가 끼어든다는 점도 잊지 않는다.
자기 발열과 격자 온도
켜진 트랜지스터는 \(P = I_d V_d\)의 전력을 대부분 드레인 끝의 좁은 영역에서 열로 바꾼다(전자가 포논에 에너지를 내준다). TN-45는 Vg = Vd = 1 V에서 폭 1 µm당 0.715 mW다. 이 열이 기판으로 빠져나가는 동안 채널 온도가 오르고, 이동도와 포화 속도가 떨어져 전류가 준다. 이것이 자기 발열(Self-heating)이다.
여기서는 엔진의 1D 열 방정식(TC.heat1d)을 깊이 방향으로 풀되, 열이 아래로 내려가며 45° 원뿔처럼 넓게 퍼지는 것을 단면적 \(A(y)\)로 넣는다(\(\kappa_{eff} = \kappa A(y)/A_0\)). 발열원은 드레인 끝 40 nm × 10 nm × 폭 1 µm, 위쪽(게이트·접촉으로의 열 경로)은 막았다고 본다. SOI는 10 nm 실리콘 막 아래 145 nm 매몰 산화막(BOX)이 있다.
열 방정식으로 본 자기 발열: 벌크 대 SOI
열 시정수는 벌크 수백 ps~ns, SOI 수~수십 ns다. 디지털 회로처럼 수십 ps마다 켜고 끄면 평균 전력으로 데워지므로 DC 측정의 자기 발열보다 덜하지만, 아날로그·I/O 소자와 SOI·FinFET·GAA처럼 열 경로가 좁은 구조에서는 수십 K가 흔하다. 온도는 이동도와 누설뿐 아니라 이 장의 모든 신뢰성 수명(BTI, HCI, 전자 이동)에 지수적으로 들어가므로, 자기 발열은 신뢰성 해석의 입력이기도 하다.
종합: TN-45 고전계 점검
지금까지의 모델을 TN-45 하나에 모아 본다. 바이어스를 고르면 normal 격자 2D 해를 이어 풀고, 그 해에서 (1) 표면 최대 가로 전계, (2) 비국소(λ = 50 nm) 충돌 이온화의 기판 전류와 그 비, (3) 국소 Kane 모델로 적분한 밴드 간 터널링 전류(GIDL 추정), (4) 소비 전력과 앞 절 벌크 열 모델의 온도 상승, (5) Vg = Vd = 1 V를 기준으로 한 Hu 모델의 상대 HCI 수명을 한꺼번에 계산한다. 지도는 전계, 충돌 이온화 생성률, 터널링 생성률, 전류 밀도 중에서 고른다.
TN-45 고전계 점검표
숫자를 함께 읽으면 TN-45의 고전계 성격이 드러난다. 1 V 동작에서 충돌 이온화는 전류의 10⁻³ 수준으로 항복과는 거리가 멀다. 문제는 신뢰성이다. 정점 전계가 10⁶ V/cm에 가깝고, 그 정점이 할로와 확장부가 맞닿는 좁은 영역에 있어 전원 전압이나 도핑이 조금만 바뀌어도 기판 전류와 수명이 지수적으로 움직인다. 꺼짐 상태에서는 할로 고농도와 얇은 산화막이 GIDL을 키운다.
드레인 끝 전계, 기판 전류, 자기 발열
TN-45(normal 격자, 300 K)를 Vg = Vd = 1.0 V로 풀면 실리콘 표면(깊이 0.5 nm)의 최대 가로 전계는 8.4×10⁵ V/cm이고 위치는 x = 13.5 nm, 드레인 쪽 금속학적 접합(x = 11 nm) 바로 바깥이다. Vg = 0이면 1.15×10⁶ V/cm로 더 크고, 수직 성분을 포함한 실리콘 안 최대 |E|는 1.6×10⁶ V/cm다. coarse 격자는 같은 바이어스에서 6.6×10⁵ V/cm로 20% 낮게 준다. 정점 전계를 인용하려면 격자 수렴을 함께 적어야 한다.
이 해 위에서 에너지 이완 길이 50 nm의 비국소 충돌 이온화로 계산한 기판 전류는 Isub ≈ 5.1×10⁻⁷ A/µm(Id 0.715 mA/µm, Isub/Id ≈ 7×10⁻⁴)다. 국소 전계 모델은 같은 해에서 Isub/Id ≈ 9%를 주어 두 자릿수 과대평가한다. 증배 계수는 1과 거의 같으므로 1 V 동작은 애벌랜치 항복과 거리가 멀다. 소비 전력은 폭 1 µm당 0.715 mW이고, 1D 깊이 방향 열 방정식(45° 퍼짐, 위쪽 단열)의 벌크 열저항 Rth ≈ —로 채널 온도 상승은 ΔT ≈ —다. 같은 소자를 SOI(BOX 145 nm)에 만들면 약 —로 커진다(위쪽 열 경로를 무시한 상한).
핵심 정리
- 충돌 이온화 계수는 \(\alpha = \gamma a\,e^{-\gamma b/E}\)로 전계에 지수적이다. 실리콘은 \(\alpha_p \ll \alpha_n\)이고, 온도가 오르면 α가 줄어 애벌랜치 BV가 오른다.
- 애벌랜치 항복은 이온화 적분이 1이 되는 조건이다. 충돌 이온화를 끈 DD 해의 전계로 후처리하면 p⁺/n 10¹⁶·10¹⁷·10¹⁸에서 BV 50.9·13.7·5.8 V가 나온다. 임계 전계는 도핑이 높을수록 크다.
- DD에 \(G = (\alpha_n|J_n| + \alpha_p|J_p|)/q\)를 넣으면 증배가 해에 나타난다(10¹⁷에서 −10 V M ≈ 2.0). 항복 근처에서는 전압 경계 조건의 뉴턴이 무너지므로 전류 경계 조건이나 호 길이 연속법이 필요하다.
- 짧은 채널에서 국소 전계 모델은 충돌 이온화를 크게 과대평가한다. 에너지 이완 길이를 넣은 비국소 모델(또는 에너지 균형)이 필요하며, TN-45에서 차이는 두 자릿수다.
- 고농도 접합(BV < 4Eg/q)에서는 밴드 간 터널링이 먼저 일어난다(제너, 음의 온도 계수). MOSFET에서는 게이트-드레인 겹침의 수직 전계가 GIDL을 만든다.
- 드레인 끝 전계는 준2D 특성 길이 \(l = \sqrt{(\varepsilon_{si}/\varepsilon_{ox})t_{ox}x_j}\) 안에 걸린다. TN-45는 1 V에서 8.4×10⁵ V/cm이고 정점 값은 격자에 민감하다.
- 핫 캐리어·BTI 수명은 멱법칙 \(\Delta V_t = At^n\)과 전압 외삽 법칙에 달려 있고, 외삽 법칙의 선택이 수명을 자릿수로 바꾼다. Hu 모델은 수명을 \((I_{sub}/I_d)^{-2.9}\)로 잇는다.
- 자기 발열은 열 방정식으로 푼다. 벌크 TN-45는 수 K, BOX가 있는 SOI는 수십 K 이상이며, 격자 온도는 이동도와 모든 신뢰성 수명에 들어간다.
확인 퀴즈
어떤 다이오드의 역방향 항복 전압이 25 °C에서 7.0 V, 125 °C에서 7.4 V였다. 주된 항복 기구와 그 이유로 맞는 것은?
p⁺/n(10¹⁷) 접합을 충돌 이온화를 넣은 DD로 풀었더니 −11.75 V까지 수렴하고 −12 V에서 실패했다. 바이어스 간격을 0.25 V에서 0.05 V로 줄여도 비슷했다. 가장 적절한 대응은?
45 nm MOSFET의 기판 전류를 국소 전계 모델로 계산했더니 측정보다 100배 컸다. 가장 그럴듯한 원인은?
같은 트랜지스터를 벌크 실리콘과 SOI(BOX 145 nm)에 만들었다. 같은 전력에서 SOI의 채널 온도가 훨씬 높은 가장 큰 이유는?