Chapter 03

항복과 드리프트층

전력 스위치가 꺼져 있을 때 800 V를 막는 것은 칩 두께의 몇 %도 안 되는 옅은 n⁻층, 곧 드리프트층(drift region)이다. 켜지면 같은 층으로 수백 A가 흐른다. 층을 두껍고 옅게 하면 더 높은 전압을 막지만 저항이 커지고, 얇고 진하게 하면 저항은 줄지만 전계가 임계값에 먼저 닿아 애벌런치 항복(avalanche breakdown)이 온다. 이 장은 충돌 이온화 계수에서 출발해 이온화 적분, 1D 포아송 방정식, 펀치스루 최적화를 거쳐 $R_{on,sp} \propto BV^{2.5}$ 라는 단극 한계를 직접 유도하고, PW-800 1200 V SiC 다이의 10 µm 드리프트층이 왜 그 두께와 도핑인지 계산한다.

충돌 이온화 계수의 체이노웨스 식과 풀롭 멱법칙을 쓰고, Si와 4H-SiC가 같은 이온화율에 이르는 전계가 6–8배 다른 이유를 설명할 수 있다.
이온화 적분 = 1 조건과 증배율 $M = 1/(1-I)$ 을 이해하고, 1D 포아송 풀이로 삼각형(NPT)·사다리꼴(PT) 전계와 항복 전압을 계산할 수 있다.
평행 평면 접합의 $BV \propto N_D^{-3/4}$ , $W \propto N_D^{-7/8}$ , $E_c \propto N_D^{1/8}$ 을 유도하고 재료별 계수를 쓸 수 있다.
목표 BV에서 드리프트 두께와 도핑을 함께 최적화해 펀치스루 설계가 온저항을 약 12 % 줄이는 이유를 보일 수 있다.
$R_{drift} = W/(q\mu N_D)$ 에서 단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon\mu E_c^3)$ 와 $BV^{2.5}$ 법칙을 유도할 수 있다.
항복 전압의 양의 온도 계수가 애벌런치 견고성에 주는 의미, 생성·확산 누설 전류의 온도 의존성을 Si·SiC로 비교할 수 있다.

전압은 드리프트층이 막는다

수직형 전력 소자(다이오드, MOSFET, IGBT, SiC MOSFET)의 단면은 거의 같은 뼈대를 갖는다. 위쪽 표면에 p 영역(애노드 또는 p 바디)과 전극, 그 아래에 옅게 도핑된 n⁻ 드리프트층, 맨 아래에 진한 n⁺ 기판과 드레인(캐소드) 전극이 있다. 소자가 꺼져 역바이어스가 걸리면 p/n⁻ 접합의 공핍층이 거의 전부 n⁻ 쪽으로 퍼진다(p 쪽이 수천 배 진하므로). 그 공핍층의 전계 아래 면적이 곧 막고 있는 전압이다. 켜지면 전자는 같은 n⁻층을 수직으로 지나 드레인으로 간다. 그래서 드리프트층의 두께 $W$ 와 도핑 $N_D$ 는 막을 수 있는 전압과 켜졌을 때의 저항을 동시에 정하는 단 두 개의 손잡이다. DeviceBook의 전력 소자 개관이 이 구조를 한 절로 훑었다면, 이 장은 그 두 손잡이를 끝까지 계산한다.

그림 3-1. PW-800 트랙션 인버터용 1200 V SiC MOSFET 다이의 수직 단면(드리프트층을 확대해 그림). 꺼졌을 때 드리프트층의 공핍 전계가 전압을 막고, 켜졌을 때 같은 층이 직렬 저항이 된다. 오른쪽의 사다리꼴 전계는 공핍층이 n⁺ 기판에 닿은 펀치스루 설계를 뜻한다.

이 장의 계산은 모두 무한히 넓은 평행 평면 접합(parallel-plane junction)을 가정한다. 실제 칩의 가장자리에서는 접합이 휘어 전계가 몰리고 항복이 먼저 온다. 그 손실을 되찾는 기술은 4장 에지 종단에서 다룬다. 재료별 임계 전계가 왜 그렇게 다른지는 2장이 밴드갭으로 설명했고, 여기서는 그 임계 전계가 어디서 나오는지 — 이온화 계수와 적분 조건 — 부터 시작한다.

충돌 이온화 계수

공핍층의 강한 전계에서 전자는 산란과 산란 사이에 에너지를 얻는다. 얻은 운동 에너지가 문턱(대략 $1.5E_g$ )을 넘으면 격자의 원자가 전자를 하나 쳐서 전도대로 올리고, 새 전자-정공 쌍이 생긴다. 이것이 충돌 이온화(impact ionization)다. 캐리어 하나가 단위 길이를 가는 동안 일으키는 이온화 횟수를 이온화 계수 $\alpha_n, \alpha_p$ (cm⁻¹)라 한다. 문턱 에너지까지 산란 없이 가속될 확률은 "평균 자유 행로 동안 얻는 에너지 $qE\lambda$ "에 지수적으로 민감하므로 계수는 전계에 대해 극도로 가파르다.

그림 3-2. 충돌 이온화. 전계로 기울어진 밴드에서 전자가 산란 없이 충분히 가속되면 원자가 전자를 쳐 전자-정공 쌍을 만든다. 넓은 밴드갭은 문턱 에너지를 키우고, 그래서 같은 이온화율을 얻는 전계가 SiC에서 6–8배 높다. 오른쪽 축은 로그다 — 전계가 20 % 오르면 계수는 수 배에서 수십 배 오른다.

측정된 계수는 체이노웨스 식(Chynoweth law)으로 맞춘다. 닫힌 식 해석에는 바리가 교재가 쓰는 풀롭(Fulop) 멱법칙 근사가 편하다. 전자와 정공 계수를 하나의 유효 계수로 묶고 7제곱으로 근사한 것이다.

\alpha_{n,p}(E) = a_{n,p}\exp\!\left(-\frac{b_{n,p}}{E}\right), \qquad \alpha_{\text{eff}}(E) \approx C\,E^{7}

E

는 V/cm. Si(반 오버스트라텐–드 만,

E \lt 4\times10^5

V/cm):

a_n = 7.03\times10^5

b_n = 1.231\times10^6

a_p = 1.582\times10^6

b_p = 2.036\times10^6

. 4H-SiC(0001)(하타케야마):

a_n = 1.76\times10^8

b_n = 3.30\times10^7

a_p = 3.41\times10^8

b_p = 2.50\times10^7

. 멱법칙: Si

C = 1.8\times10^{-35}

, 4H-SiC

C = 3.9\times10^{-42}

cm⁶V⁻⁷. SiC에서는 정공 계수가 전자보다 수십 배 크고, Si에서는 반대로 전자가 크다.

온도가 오르면 격자 진동(광학 포논)이 많아져 캐리어가 문턱에 닿기 전에 더 자주 에너지를 잃는다. 반 오버스트라텐 모델은 이를 $\gamma(T) = \tanh(\hbar\omega/2kT_0)/\tanh(\hbar\omega/2kT)$ 로 $a, b$ 에 곱해 넣는다( $\hbar\omega$ : Si 약 0.063 eV, SiC는 약 0.19 eV로 둔다). $b$ 가 커지면 같은 전계에서 계수가 작아지므로 항복 전압이 오른다 — 이 양의 온도 계수가 8절의 애벌런치 견고성의 뿌리다.

SIMULATOR

이온화 계수 탐색기: Si vs 4H-SiC, 온도

전계 E 온도 T 멱법칙 Cℰ⁷ 겹치기

Si α_n / α_p—

SiC α_n / α_p—

α_p=10⁴ cm⁻¹ 전계 Si / SiC—

BV(T): Si 1×10¹⁵ NPT—

BV(T): SiC 8×10¹⁵, 10 µm—

로그-로그 축에 체이노웨스 계수(실선: 전자, 점선: 정공)와 멱법칙 유효 계수(가는 선)를 그렸다. 오른쪽 두 칸은 이 장의 1D 솔버(4절)로 그 온도의 계수를 넣어 구한 항복 전압이다. 해볼 것: ① 같은 α = 10⁴ cm⁻¹에 이르는 전계가 Si 약 0.4 MV/cm, SiC 약 2.4 MV/cm로 약 6배 차이 난다(체이노웨스 정공 계수 기준, 전자 계수로 보면 더 벌어진다). ② 300 → 450 K에서 Si BV는 약 +35–40 %(이 모델 기준, 실측은 모델·도핑에 따라 더 작다), SiC는 +1–2 %에 그친다 — SiC의 포논 에너지가 커서 실온 근처에선 포논이 덜 들뜨기 때문이다. ③ 멱법칙은 Si에서 0.2–0.4 MV/cm, SiC에서 1.5–3 MV/cm 범위에서만 맞는 근사다.

이온화 적분과 애벌런치 증배

이온화 하나로는 항복이 아니다. 공핍층 왼쪽에서 들어온 전자가 쌍을 만들면, 새 정공은 반대 방향으로 가면서 또 쌍을 만들고, 그 전자가 또… 이 되먹임이 스스로 유지되는 순간이 항복이다. 공핍층 $0 \le x \le W$ 를 지나는 동안의 증배를 세면 다음 조건이 나온다.

1 - \frac{1}{M_n} = \int_0^{x_d}\alpha_n(x)\exp\!\left[-\int_0^{x}\big(\alpha_n - \alpha_p\big)\,dx'\right]dx \;\equiv\; I_{ion}, \qquad M = \frac{1}{1 - I_{ion}}, \qquad \text{항복: } I_{ion} = 1

M_n

은

x = 0

에서 들어온 전자 하나가 만드는 전체 전자 수(증배율),

x_d

는 공핍층 폭.

\alpha_n = \alpha_p = \alpha

이면 조건은

\int_0^{x_d}\alpha\,dx = 1

로 단순해진다(멱법칙 근사가 이 경우다). 항복 직전의 증배는 경험식

M \approx 1/[1-(V/BV)^n]

(밀러 식,

n

≈ 3–6)으로도 쓴다.

그림 3-3. 애벌런치의 되먹임. 전자는 n⁺ 쪽으로, 정공은 p⁺ 쪽으로 서로 반대로 달리며 각자 이온화한다. 이온화는 전계가 가장 센 접합 근처에서 집중적으로 일어난다. 한 번 주입된 캐리어가 평균 1개 이상의 "다음 세대"를 만들면 전류는 외부 회로가 제한할 때까지 커진다.

SIMULATOR

애벌런치 몬테카를로: 캐리어 연쇄를 하나씩 세기

재료 (NPT 접합)

역전압 V / BV

이온화 적분 I (정공 주입)—

이론 M = 1/(1−I)—

몬테카를로 평균 M—

주입 횟수 / 진행 중 캐리어—

n⁻ 쪽 공핍 가장자리에서 정공(빨강)을 하나씩 주입한다(n⁻ 중성 영역에서 확산해 오는 누설 정공에 해당). 모든 캐리어는 포화 속도로 달리고, 길이 dx마다 확률 α(E(x))·dx로 쌍을 만든다(체이노웨스 계수). 전자(파랑)는 n⁺ 쪽으로, 정공은 p⁺ 쪽으로 빠져나간다. 한 주입의 후손이 모두 빠져나가면 그 연쇄의 크기가 M 하나다. 해볼 것: ① V/BV = 0.9에서 M은 대부분 1–2지만 가끔 큰 연쇄가 터진다 — 애벌런치 잡음의 근원이다. ② 0.98로 올리면 평균 M이 약 6으로 뛰고 연쇄 크기의 분산이 훨씬 커진다(SiC는 0.95에서 이미 약 30). ③ 1을 넘기면 일부 연쇄는 운 좋게 꺼지지만 일부는 끝나지 않는다(진행 중 캐리어 3000개에서 "발산"으로 끊는다). 통계는 끝난 연쇄만 세므로 큰 연쇄가 덜 잡혀 평균이 이론보다 약간 낮게 나온다. ④ SiC는 α_p ≫ α_n이라 정공이 거의 모든 이온화를 한다.

1D 포아송: 삼각형과 사다리꼴 전계

p⁺n⁻n⁺ 구조에서 공핍된 n⁻ 영역의 공간 전하는 $+qN_D$ 로 균일하다. 포아송 방정식 $dE/dx = \rho/\varepsilon_s$ 를 접합( $x = 0$ )에서 적분하면 전계는 직선으로 줄어든다. 공핍층이 드리프트층 안에서 끝나면 삼각형, n⁺ 기판에 닿으면 잘린 사다리꼴이다.

그림 3-4. 포아송 방정식을 한 번 적분하면 전계(삼각형), 한 번 더 적분하면 전위다. 실선 삼각형은 비펀치스루, 점선은 공핍층이 n⁺에 닿은 펀치스루. p⁺ 쪽 공핍은

N_A/N_D

배 얇아 무시한다(한쪽 계단 접합).

E(x) = E_m - \frac{qN_D}{\varepsilon_s}x,\quad \begin{cases} x_d = \sqrt{\dfrac{2\varepsilon_s V_R}{qN_D}} \le W: & E_m = \dfrac{qN_D x_d}{\varepsilon_s},\; V_R = \tfrac12 E_m x_d \quad(\text{NPT})\\[2ex] x_d \gt W: & E_m = \dfrac{V_R}{W} + \dfrac{qN_D W}{2\varepsilon_s},\; E_1 = E_m - \dfrac{qN_D W}{\varepsilon_s} \quad(\text{PT}) \end{cases}

V_{pt} = qN_DW^2/(2\varepsilon_s)

가 공핍층이 n⁺에 닿는 펀치스루 전압이다. PW-800 다이(SiC,

8\times10^{15}

cm⁻³, 10 µm)에서

V_{pt}

≈ 750 V이므로, 800 V DC 링크에서 이미 펀치스루 상태다. 멱법칙이면 이온화 적분이 닫힌 식이 된다:

I_{ion} = \dfrac{C\varepsilon_s}{8qN_D}\left(E_m^8 - E_1^8\right)

아래 솔버는 이 전계를 그대로 풀고, 그 위에서 이온화 적분을 수치 적분한 뒤, 이분법으로 $I_{ion} = 1$ 이 되는 전압을 찾는다. 이것이 이 장 전체의 계산 엔진이다(다음 절들의 시뮬레이터도 같은 함수를 쓴다).

SIMULATOR

1D 포아송 + 이온화 적분 솔버

재료

이온화 모델

드리프트 도핑 N_D 드리프트 두께 W 역전압 V_R

상태—

최대 전계 E_m—

공핍 x_d / V_pt—

이온화 적분 I / M—

항복 전압 BV / E_c—

R_drift = W/qμN—

위: 현재 V_R에서의 전계 E(x)(노랑 면)와 이온화 적분의 피적분 함수(초록, 상대 크기). 파란 띠는 n⁺ 기판. 아래 막대: 전계 아래 면적이 V_R, 이온화 적분 I의 0–1 게이지. 해볼 것: ① PW-800 프리셋(SiC, 8×10¹⁵, 10 µm, 800 V)에서 E_m ≈ 1.5 MV/cm, I ≈ 4×10⁻⁶ — 800 V는 BV ≈ 1.9 kV에 한참 못 미친다. ② "0.99 BV"를 누르면 피적분 함수가 접합 쪽 1–2 µm에 몰려 있다. 항복은 전계 꼭대기에서 정해진다. ③ W를 30 µm 이상으로 두면 BV가 W와 무관해진다(NPT). 줄이면 사다리꼴이 되며 BV가 떨어진다. ④ 같은 설정에서 모델을 바꾸면 Si는 체이노웨스 쪽이 약 15 % 낮게, SiC는 두 모델이 수 % 안에서 맞는다.

평행 평면 접합의 항복 전압

멱법칙을 쓰면 NPT 접합의 항복 조건을 손으로 풀 수 있다. $E_1 = 0$ 에서 $I_{ion} = C\varepsilon_s E_m^8/(8qN_D) = 1$ 이므로 항복 순간의 최대 전계, 곧 임계 전계 $E_c$ 가 도핑의 1/8제곱으로 정해진다. 나머지는 삼각형의 기하다.

E_c = \left(\frac{8qN_D}{C\varepsilon_s}\right)^{1/8},\qquad BV_{pp} = \frac{\varepsilon_s E_c^2}{2qN_D} \propto N_D^{-3/4},\qquad W_{pp} = \frac{2BV_{pp}}{E_c} \propto N_D^{-7/8}

Si(

C = 1.8\times10^{-35}

E_c \approx 4010\,N_D^{1/8}

V/cm,

BV_{pp} \approx 5.3\times10^{13}N_D^{-3/4}

W_{pp} \approx 2.67\times10^{10}N_D^{-7/8}

cm. 4H-SiC(

C = 3.9\times10^{-42}

E_c \approx 2.8\times10^4 N_D^{1/8}

BV_{pp} \approx 2.1\times10^{15}N_D^{-3/4}

W_{pp} \approx 1.5\times10^{11}N_D^{-7/8}

. 바리가 교재의 SiC 식

3.0\times10^{15}N_D^{-3/4}

은 이보다

E_c

를 약 18 % 높게 잡은 계수 맞춤에 해당하고, 하타케야마 체이노웨스 계수로 직접 적분한 값은

2.1\times10^{15}

쪽과 수 % 안에서 맞는다. 이 책의 수치 예는 적분값을 쓴다.

세 지수를 기억해 두자. 도핑을 10배 낮추면 BV는 $10^{3/4} \approx 5.6$ 배, 필요한 두께는 $10^{7/8} \approx 7.5$ 배 늘고, 임계 전계는 $10^{1/8} \approx 1.33$ 배 낮아진다. 임계 전계가 상수가 아닌 이유는 공핍층이 넓을수록 캐리어가 이온화할 거리가 길어, 더 낮은 전계에서도 적분이 1에 닿기 때문이다. "Si 0.3 MV/cm, SiC 2.5 MV/cm"는 각자 쓰는 도핑 범위의 대표값일 뿐이다.

설계	N_D (cm⁻³)	BV_pp (적분)	W_pp	E_c	쓰임
Si	1×10¹⁶	~53 V	~2.6 µm	~0.40 MV/cm	저전압 트렌치 MOSFET
Si	1×10¹⁵	~250–300 V	~18 µm	~0.30 MV/cm	200–250 V급
Si	1.5×10¹⁴	~1.2 kV	~100 µm	~0.24 MV/cm	1200 V IGBT(필드 스톱으로 더 얇게)
4H-SiC	8×10¹⁵	~2.4–2.5 kV	~18 µm	~2.7 MV/cm	NPT로 두면 과설계 → PW-800은 10 µm PT
4H-SiC	2×10¹⁶	~1.2 kV	~8 µm	~3.0 MV/cm	NPT 1200 V 최소 설계
4H-SiC	3×10¹⁵	~5 kV	~42 µm	~2.4 MV/cm	3.3 kV 철도·계통용(PT 약 30 µm)

SIMULATOR

BV, W_pp, E_c 대 도핑: 수치 적분 vs 닫힌 식

세로축

도핑 커서 N_D

Si4H-SiC

Si BV 체이노웨스 / 멱법칙—

SiC BV 체이노웨스 / 멱법칙—

W_pp Si / SiC—

E_c Si / SiC—

같은 N에서 BV 비 SiC/Si—

실선: 체이노웨스 계수로 이온화 적분을 풀어 찾은 NPT 항복. 점선: 멱법칙 닫힌 식. 가는 점선(SiC): 바리가 교재식 3.0×10¹⁵N^−3/4. 해볼 것: ① 로그-로그에서 BV는 기울기 −3/4, W_pp는 −7/8, E_c는 +1/8의 직선에 가깝다. ② 같은 도핑이면 SiC BV가 Si의 수십 배(

BV \propto \varepsilon E_c^2

) — 그런데 실제 설계는 "같은 BV에서 SiC를 100배 진하게" 쓴다. ③ N_D > 10¹⁷에서는 공핍층이 1 µm 아래로 얇아져 실제로는 터널링(제너)이 끼어든다 — 이 솔버는 애벌런치만 계산한다.

비펀치스루 vs 펀치스루: 두께와 도핑의 동시 최적화

NPT 설계는 BV를 도핑만으로 정하고, 두께는 공핍층이 다 들어갈 만큼 $W \ge W_{pp}$ 로 둔다. 그런데 전계 삼각형의 끝부분(전계가 낮은 꼬리)은 전압에 거의 기여하지 않으면서 켜졌을 때 저항만 더한다. 층을 얇게 잘라 공핍층이 n⁺에 닿게 하면(PT) 같은 전압을 더 짧은 거리에 담을 수 있다. 대신 같은 BV를 지키려면 도핑을 조금 낮춰야 한다. 저항 $\propto W/N_D$ 에서 두 효과의 균형점이 최적 PT다.

그림 3-5. 같은 BV(면적)를 담는 세 드리프트층. 전계 꼭대기는 이온화 적분 때문에 셋 다 비슷한

E_c

근처다. 최적 PT는 전계가 낮은 꼬리를 잘라 내 두께를 20–25 % 줄이고 도핑은 약 10 %만 낮춘다. 더 얇게 하면 전계가 거의 평평해지고(직사각형), BV를 지키려면 도핑을 크게 낮춰야 해서 저항이 다시 오른다.

임계 전계를 상수로 두면 손으로 풀린다. 사다리꼴 면적 $BV = E_cW - qN_DW^2/(2\varepsilon_s)$ 에서 $N_D$ 를 풀어 $R = W/(q\mu N_D)$ 에 넣으면 $R = W^3/[2\varepsilon_s\mu(E_cW - BV)]$ 이고, $dR/dW = 0$ 에서

W_{opt} = \frac{3}{2}\frac{BV}{E_c} = 0.75\,W_{pp},\qquad N_{opt} = \frac{8}{9}N_{pp},\qquad R_{opt} = \frac{27}{32}R_{pp} \approx 0.84\,R_{pp}

W_{pp} = 2BV/E_c

N_{pp} = \varepsilon_sE_c^2/(2qBV)

. 실제로는 사다리꼴에서 전계가 덜 떨어지는 만큼 이온화 길이가 길어져

E_c

가 조금 낮아지고, 도핑 의존 이동도도 끼어든다. 이온화 적분으로 직접 최적화하면

W_{opt} \approx 0.8\,W_{pp}

N_{opt} \approx 0.91\,N_{pp}

R_{opt} \approx 0.88\,R_{pp}

이다(아래 시뮬레이터). IGBT의 필드 스톱(field stop)층은 n⁺ 기판 대신 얇은 n 버퍼로 전계를 잘라 같은 이득을 얻는다(7장).

SIMULATOR

드리프트층 최적화기: 목표 BV에서 W와 N_D 고르기

재료

목표 BV 두께 W / W_pp

NPT: W_pp / N_pp—

선택: W / 필요 N_D—

선택 R_drift (NPT 대비)—

최적: W/W_pp, N/N_pp, R/R_pp—

펀치스루 전압 V_pt—

각 두께 W마다 이온화 적분(멱법칙, 사다리꼴 닫힌 식)이 목표 BV에서 정확히 1이 되는 도핑을 이분법으로 찾고, 도핑 의존 이동도로 R = W/(qμN)을 계산했다. 위: 정규화 저항 R/R_pp(주황)와 필요한 N/N_pp(파랑). 아래: 선택한 두께에서 항복 순간의 전계. 해볼 것: ① 최솟값은 W ≈ 0.8 W_pp, 저항 약 12 % 감소 — 손 계산(0.75, 16 %)보다 이득이 약간 작다. ② W > W_pp면 공핍되지 않는 꼬리가 생겨 저항만 선형으로 는다. ③ W를 0.4 W_pp 아래로 내리면 어떤 도핑으로도 목표 BV에 닿지 못한다(전계를 평평하게 해도 면적이 모자람). ④ 목표 1.9 kV SiC에서 최적은 약 10.7 µm·1.05×10¹⁶ — PW-800 다이(10 µm, 8×10¹⁵)는 이 근처에서 도핑을 조금 낮춰 마진을 둔 설계다.

드리프트 저항과 단극 한계

켜진 단극 소자(MOSFET, 쇼트키)에서 전자는 드리프트층을 다수 캐리어로만 지나므로, 단위 면적 저항은 단순한 도체 저항이다. NPT 최적 설계( $W = W_{pp}$ , $N_D = N_{pp}$ )를 넣으면 재료 상수만 남는다. 이것이 단극 한계(unipolar limit), Si에 대해서는 흔히 "실리콘 한계"라 부르는 선이다.

R_{drift} = \frac{W}{q\mu_n N_D} \;\xrightarrow{\;W = 2BV/E_c,\;N_D = \varepsilon_sE_c^2/2qBV\;}\; R_{on,sp}^{ideal} = \frac{4\,BV^2}{\varepsilon_s\,\mu_n\,E_c^3},\qquad E_c \propto N_D^{1/8} \propto BV^{-1/6} \;\Rightarrow\; R_{on,sp} \propto BV^{2.5}

분모

\varepsilon_s\mu_nE_c^3

가 2장의 바리가 성능 지수(BFOM)다. 바리가 교재의 닫힌 식은 Si

5.93\times10^{-9}BV^{2.5}

, 4H-SiC

2.97\times10^{-12}BV^{2.5}

Ω·cm²(고정 이동도). 이 장의 적분 계수와 도핑 의존 이동도로 다시 풀면 SiC는 약

5\times10^{-12}BV^{2.5}

로 1.5배 정도 높게 나온다 —

E_c^3

이 계수 선택에 그만큼 민감하다.

그림 3-6. 단극 한계의 스케일링. 왼쪽: BV를 두 배로 올리면 층은 두꺼워지고 도핑은 옅어져 저항은

2^{2.5} \approx 5.7

배가 된다. 오른쪽: 같은 1200 V를 막는 NPT 드리프트층을 Si와 SiC로 만들면 두께는 1/12, 도핑은 100배 이상, 저항은 약 1/1000이다. 막대 높이는 두께 비례.

SIMULATOR

R_on,sp 대 BV: 단극 한계선 그리기

항복 전압 커서 BV 최적 PT 한계선 바리가 닫힌 식(점선) 대표 소자 대략값

Si4H-SiCGaN (Ec 고정)

Si 한계 NPT / PT—

SiC 한계 NPT / PT—

Si/SiC 비—

SiC 최적 W / N_D—

로그 기울기 (Si, SiC)—

각 BV마다 멱법칙 적분으로 NPT 도핑·두께를 구하고(실선), 두께를 황금 분할 탐색으로 최적화한 PT 한계(가는 실선)를 그렸다. 이동도는 도핑 의존(Si 최대 1340, SiC 최대 950 cm²/V·s). 점(대략값, '약'): PW-800 SiC 다이 활성 영역 2.5 mΩ·cm²(1200 V 정격), 650 V Si 슈퍼정션 약 10 mΩ·cm², 650 V SiC MOSFET 약 2 mΩ·cm², 3.3 kV SiC 약 10 mΩ·cm². 해볼 것: ① 기울기가 2.5에 가깝다(이동도의 도핑 의존 때문에 저전압에서 약간 작다). ② PW-800 점은 SiC 한계(1200 V 정격이지만 BV 약 1.9 kV 설계)의 몇 배 위다 — 나머지는 채널·JFET·기판 저항이다(8장). ③ Si 슈퍼정션 점은 Si 한계선 아래에 있다. 전하 균형으로 1D 가정을 깬 결과다(6장).

1200 V 다이의 드리프트 예산PW-800 SiC 다이(10 µm, 8×10¹⁵ cm⁻³)의 드리프트 저항은 이동도 약 880 cm²/V·s에서

R = 10^{-3}/(1.6\times10^{-19}\times880\times8\times10^{15})

≈ 0.9 mΩ·cm², 활성 영역 전체 2.5 mΩ·cm²의 약 35 %다. 같은 층의 평행 평면 BV는 약 1.9–2.0 kV(체이노웨스 1.90, 멱법칙 1.98 kV)로 정격 1200 V보다 60 % 높다. 이 마진은 ① 에지 종단 효율(약 85 %, 4장) → 약 1.6 kV, ② 에피 두께·도핑 산포(±10 % 안팎), ③ 800 V DC 링크(최대 850 V) + 턴오프 오버슈트 75–150 V ≈ 1 kV 피크, ④ 우주선 고장률 10 FIT 미만을 위한 전압 디레이팅(16장)이 나눠 쓴다. Si로 같은 일을 하려면 약 100 µm·300 mΩ·cm²이 필요하다 — 그래서 Si 1200 V는 IGBT다.

온도와 항복: 애벌런치 견고성

앞 절의 $\gamma(T)$ 에서 보았듯 충돌 이온화 계수는 온도가 오르면 줄어든다. 그래서 애벌런치 항복 전압은 양의 온도 계수를 갖는다(Si 수백 V급에서 대략 +0.1–0.3 %/K, SiC는 그보다 훨씬 작다). 반대로 터널링(제너) 항복은 밴드갭이 줄어 음의 계수다 — 두 기구를 가르는 실험적 지문이다.

양의 계수는 소자를 지킨다. 유도성 부하를 갑자기 끊어 소자가 애벌런치로 에너지를 흡수하는 비클램프 유도성 스위칭(UIS)을 생각하자. 칩의 한 곳이 조금 먼저 항복해 전류가 몰리면 그곳이 뜨거워지고, BV가 올라 전류를 이웃에 넘긴다. 계수가 음이었다면 뜨거운 곳의 BV가 더 낮아져 전류가 더 몰리는 전류 필라멘트가 생기고 순식간에 녹는다. 실제 MOSFET의 애벌런치 파괴는 대개 이 1D 물리가 아니라 기생 BJT의 턴온(6장)이나 금속 용융에서 온다.

그림 3-7. 애벌런치 중 온도 되먹임. 항복 전압의 온도 계수 부호가 전류가 퍼질지 모일지를 정한다. 주황 선 굵기는 전류 밀도. 애벌런치 등급(

E_{AS}

)은 6장, 단락·애벌런치 신뢰성 시험은 16장에서 다룬다.

SIMULATOR

UIS 애벌런치: 12셀 병렬 칩의 전류·온도 되먹임

BV 온도 계수 β 애벌런치 시작 전류 I₀ 약한 셀의 BV 결함

흡수 에너지 ½LI²—

애벌런치 시간—

최고 온도 (셀)—

약한 셀 에너지 몫 (평균 8 %)—

결과—

L = 1 mH, V_DD = 800 V, 칩 BV₀ = 1.7 kV(종단 포함, 25 °C). 칩을 12개 셀로 나누고, 셀 i의 BV_i = BV₀(1 + β(T_i − T₀)) − δ_i, 셀 전류 I_i = max(0, V − BV_i)/r_av(애벌런치 동저항)로 두고 매 순간 ΣI_i = I_L(t)가 되는 칩 전압 V를 이분법으로 푼다. 인덕터 전류는 dI_L/dt = −(V − V_DD)/L로 줄고, 셀 온도는 열용량(칩 전체 약 3 mJ/K: 애벌런치 수–수십 µs 동안 열이 퍼지는 수십 µm 두께의 SiC와 상부 금속)과 이웃 셀 열전도로 적분한다. 600 °C에 닿으면 "소손"(금속 용융 근처로 가정). 해볼 것: ① β = +0.1 %/K에서 약한 셀(가운데)이 먼저 켜지지만 뜨거워지며 전류를 넘긴다. ② β = 0이면 약한 셀이 전류를 놓지 못해 최고 온도가 약 두 배로 오르고, 음으로 두면 전류를 독차지하고 타 버린다. ③ I₀를 올리며 견디는 최대 에너지를 β = +0.1과 +0.2 %/K에서 비교해 보자. 소자가 흡수하는 에너지는 ½LI²보다 크다(V_DD도 애벌런치 동안 에너지를 넣는다: E = ½LI²·V/(V − V_DD)).

누설 전류: 생성과 확산

항복 아래에서도 역바이어스 접합에는 작은 전류가 흐른다. 공핍층 안에서 결함 준위를 통한 열생성(쇼클리-리드-홀)으로 생긴 쌍이 전계에 쓸려 나가는 생성 전류, 그리고 공핍층 가장자리 중성 영역의 소수 캐리어가 확산해 들어오는 확산 전류다. 둘 다 진성 캐리어 밀도 $n_i$ 에 묶여 있고, 항복 근처에서는 증배율 $M$ 이 곱해진다.

J_R = M(V)\left[\frac{q\,n_i\,x_d}{\tau_g} + \frac{q\,n_i^2}{N_D}\sqrt{\frac{D_p}{\tau_p}}\right],\qquad n_i(T) \propto T^{3/2}\exp\!\left(-\frac{E_g(T)}{2kT}\right)

\tau_g

는 생성 수명,

\tau_p

는 소수 캐리어 수명(여기선 같게 둔다). 생성 항은

n_i

(활성화 에너지

E_g/2

), 확산 항은

n_i^2

(활성화

E_g

)에 비례하므로 저온은 생성, 고온은 확산이 지배한다. 실온

n_i

: Si 약 10¹⁰ cm⁻³, 4H-SiC 약 5×10⁻⁹ cm⁻³ — 18자릿수 차이.

그림 3-8. 역방향 누설의 두 기구. 생성 전류는 공핍층 부피(

x_d

)에 비례해 전압에 따라

\sqrt{V}

처럼 늘고, 확산 전류는 전압과 거의 무관하다. 아레니우스 그래프에서 기울기가

E_g/2

에서

E_g

로 바뀌는 온도가 둘의 교차점이다.

SIMULATOR

누설 전류 대 온도: 1200 V Si vs SiC 드리프트층

접합 온도 T_j 역전압 V / BV 수명 τ_g = τ_p

Si: 생성 / 확산—

SiC: 생성 / 확산—

n_i Si / SiC—

증배율 M Si / SiC—

Si 다이 1 cm² 누설 × V—

Si: NPT 1.5×10¹⁴ cm⁻³(BV 약 1.2 kV), SiC: PW-800 드리프트층(8×10¹⁵, 10 µm). 공핍 폭과 M은 이 장의 솔버로 계산한다. Eg(T)는 바시니 식, n_i는 실온 값(Si 1×10¹⁰, SiC 5×10⁻⁹)에서 T^3/2e^−Eg/2kT로 외삽. 해볼 것: ① 150 °C에서 Si 누설은 25 °C보다 천 배 이상 크다 — Si 소자 최대 접합 온도가 150–175 °C에 묶이는 이유 중 하나다. 이 옅고 넓은 드리프트층(공핍 약 80 µm)에서는 생성 성분이 250 °C 근처까지 지배한다. 수명을 10 µs 이상으로 늘리면 생성이 줄어 확산과의 교차가 낮은 온도로 내려온다. ② SiC의 이론 누설은 250 °C에서도 10⁻¹⁸ A/cm² 아래다. 실제 SiC 소자의 누설(nA–µA)은 이 기구가 아니라 쇼트키 장벽 터널링, 표면·종단, 결정 결함에서 온다(5장). ③ V/BV를 0.99로 올리면 M이 곱해져 누설이 다시 늘어난다 — 항복 직전의 "무릎"이다.

설계 손잡이 정리: 조건 → 결과

드리프트층 설계는 결국 네 개의 손잡이(재료, $N_D$ , $W$ , 동작 온도)와 네 개의 결과(BV, $R_{drift}$ , 누설, 견고성)의 표로 요약된다. 아래 표의 화살표는 다른 손잡이를 고정했을 때의 방향이다.

손잡이	BV	R_drift	누설	메모
N_D ↓ (NPT)	↑ (∝ N^−3/4)	↑↑ (두께도 늘려야 함)	↑ (공핍 부피)	BV를 올리는 가장 직접적인 방법
W ↓ (PT로)	↓ (W < W_pp부터)	↓ (최적점까지)	≈	최적 W ≈ 0.8 W_pp, 저항 약 −12 %
Si → 4H-SiC	같은 N에서 수십 배	같은 BV에서 수백~1000분의 1	이론상 10¹⁸분의 1	E_c 약 8배, BFOM ∝ E_c³
T_j ↑	↑ (작은 양의 계수)	↑ (μ ∝ T⁻² 안팎)	↑↑ (지수)	양의 BV 계수 = 애벌런치 자기 안정
에피 산포 ±10 %	∓ 수 %–8 %	± 수 %	—	정격 대비 BV 마진의 한 몫

왜 800 V 시스템에 1200 V 소자인가800 V 트랙션 인버터의 DC 링크 최대 850 V에 턴오프 오버슈트(

L_\sigma

15 nH × 5–10 A/ns ≈ 75–150 V, 10장)를 더하면 소자는 약 1 kV를 본다. 여기에 우주선에 의한 단일 사건 소손 고장률이 DC 전압/정격 비에 지수적으로 민감하므로(16장) 800 V 시스템은 1200 V급, 400 V 시스템은 650–750 V급을 쓴다. 이 "정격 = 1.5 × 버스 전압" 규칙의 물리적 바닥이 이 장의 BV 계산이다.

설계 순서 요약① 시스템 피크 전압 + 디레이팅으로 정격, ② 종단 효율과 공정 산포로 필요한 평행 평면 BV(정격의 약 1.3–1.6배), ③ 그 BV에서 최적 PT의

W, N_D

(이 장의 최적화기), ④

R_{drift}

를 채널·기판 저항과 합해 다이 면적 결정(6장, 8장), ⑤ 종단 폭과 다이 면적 비율 확인(4장).

핵심 정리

충돌 이온화 계수는 $\alpha = a\,e^{-b/E}$ (체이노웨스)로 전계에 극도로 민감하다. 같은 α에 이르는 전계가 SiC에서 Si의 약 6–8배다. 근사로 $\alpha_{\text{eff}} = CE^7$ (Si $1.8\times10^{-35}$ , SiC $3.9\times10^{-42}$ ).
항복 조건은 이온화 적분 $I_{ion} = 1$ , 그 아래에서 증배율은 $M = 1/(1-I_{ion})$ . 이온화는 전계 꼭대기 근처 좁은 영역에서 일어난다.
1D 포아송: 공핍된 드리프트층의 전계는 기울기 $qN_D/\varepsilon$ 의 직선. $x_d \le W$ 면 삼각형(NPT), 넘으면 사다리꼴(PT), $V_{pt} = qN_DW^2/2\varepsilon$ .
평행 평면 접합: $E_c \propto N_D^{1/8}$ , $BV \propto N_D^{-3/4}$ , $W_{pp} \propto N_D^{-7/8}$ . Si $5.3\times10^{13}N_D^{-3/4}$ , SiC(적분) 약 $2.1\times10^{15}N_D^{-3/4}$ V.
최적 PT는 $W \approx 0.75$ – $0.8\,W_{pp}$ , $N \approx 0.9\,N_{pp}$ 로 드리프트 저항을 12–16 % 줄인다.
단극 한계 $R_{on,sp} = 4BV^2/(\varepsilon\mu E_c^3) \propto BV^{2.5}$ . 1200 V에서 Si 약 300, SiC 약 0.3 mΩ·cm². PW-800 다이는 BV 약 1.9 kV 드리프트로 0.9 mΩ·cm²(전체의 35 %)를 쓴다.
애벌런치 BV는 양의 온도 계수 → 전류가 퍼지는 자기 안정. 누설은 생성( $\propto n_i$ )과 확산( $\propto n_i^2$ )이며 Si는 150–200 °C에서 급증, SiC의 이론 누설은 무시할 만하고 실제 누설은 결함·표면이 정한다.

확인 퀴즈

1. Si 평행 평면 NPT 접합의 도핑을 1×10¹⁵에서 1×10¹⁴ cm⁻³로 낮추면 항복 전압은 대략 몇 배가 되는가?

BV \propto N_D^{-3/4}

이므로

10^{3/4} \approx 5.6

배(약 300 V → 약 1.7 kV). 7.5배(

10^{7/8}

)는 필요한 두께의 증가 비다.

2. 이온화 적분 $I_{ion}$ 이 0.9인 역바이어스 상태에서 증배율 M은?

M = 1/(1 - I_{ion}) = 1/0.1 = 10

I_{ion} = 1

이 되어야 M이 발산(항복)한다.

3. PW-800 SiC 다이(8×10¹⁵ cm⁻³, 10 µm)의 펀치스루 전압은 약 750 V다. 800 V DC 링크에서 드리프트층 전계의 모양은?

V_R \gt V_{pt}

이면 공핍층이 W 전체를 채우고 n⁺에 닿아

E_1 = E_m - qN_DW/\varepsilon \gt 0

인 사다리꼴이 된다. 800 V에서

E_1

은 아직 작다.

4. 목표 BV를 고정하고 드리프트 두께를 NPT 값에서 줄여 갈 때 드리프트 저항은?

얇게 하면 W가 줄지만 BV를 지키려면 N_D를 낮춰야 한다.

R \propto W/N_D

는

W_{opt} = 1.5BV/E_c

(상수

E_c

근사)에서 최소, 적분으로는 약 0.8 W_pp.

5. 단극 한계가 $BV^2$ 이 아니라 $BV^{2.5}$ 에 비례하는 이유는?

R = 4BV^2/(\varepsilon\mu E_c^3)

에서

E_c \propto BV^{-1/6}

이면

E_c^{-3} \propto BV^{1/2}

. 넓은 공핍층에서는 이온화 거리가 길어 더 낮은 전계에서 항복한다.

6. 애벌런치 항복 전압의 온도 계수가 양(+)인 것이 UIS 견고성에 유리한 이유는?

국부 가열 → 이온화 계수 감소 → 그 자리 BV 상승 → 같은 칩 전압에서 전류가 덜 흐름. 음의 계수였다면 전류가 한 곳에 몰리는 필라멘트가 생긴다.

7. 1200 V를 막는 NPT 드리프트층을 Si와 4H-SiC로 만들 때 이상적 드리프트 저항의 비(Si/SiC)에 가장 가까운 것은?

Si 약 300 mΩ·cm²(100 µm, 1.5×10¹⁴), SiC 약 0.28 mΩ·cm²(8 µm, 2×10¹⁶). BFOM의

E_c^3

비(약 500)와 이동도·유전율 차이가 합쳐진 결과다.

8. 온도를 계속 올릴 때 결국 역방향 누설 전류를 지배하게 되는 성분과 그 활성화 에너지는?

확산 전류는

n_i^2 \propto e^{-E_g/kT}

에 비례해 온도에 더 가파르므로 고온에서 생성 전류(

\propto n_i

)를 추월한다.

전압은 드리프트층이 막는다

충돌 이온화 계수

이온화 계수 탐색기: Si vs 4H-SiC, 온도

이온화 적분과 애벌런치 증배

애벌런치 몬테카를로: 캐리어 연쇄를 하나씩 세기

1D 포아송: 삼각형과 사다리꼴 전계

1D 포아송 + 이온화 적분 솔버

평행 평면 접합의 항복 전압

BV, Wpp, Ec 대 도핑: 수치 적분 vs 닫힌 식

비펀치스루 vs 펀치스루: 두께와 도핑의 동시 최적화

드리프트층 최적화기: 목표 BV에서 W와 ND 고르기

드리프트 저항과 단극 한계

Ron,sp 대 BV: 단극 한계선 그리기

온도와 항복: 애벌런치 견고성

UIS 애벌런치: 12셀 병렬 칩의 전류·온도 되먹임

누설 전류: 생성과 확산

누설 전류 대 온도: 1200 V Si vs SiC 드리프트층

설계 손잡이 정리: 조건 → 결과

핵심 정리

확인 퀴즈

BV, W_pp, E_c 대 도핑: 수치 적분 vs 닫힌 식

드리프트층 최적화기: 목표 BV에서 W와 N_D 고르기

R_on,sp 대 BV: 단극 한계선 그리기