Chapter 07

IGBT와 사이리스터

600 V를 넘으면 Si MOSFET의 드리프트 저항이 $BV^{2.5}$ 로 불어나 감당할 수 없다. IGBT(insulated-gate bipolar transistor)는 MOSFET의 n⁺ 기판을 p⁺로 바꾼 한 수로 이 벽을 넘었다. 게이트는 MOSFET처럼 전압으로 구동하고, 드리프트층은 뒷면 p⁺에서 주입된 정공으로 전도도 변조되어 PiN 다이오드처럼 낮은 전압으로 큰 전류를 흘린다. 대가는 꺼질 때 남는 전하, 곧 꼬리 전류와 $E_{off}$ 다. 이 장은 한쪽 주입 캐리어 분포에서 $V_{CE(sat)}$ 를 계산하고, 같은 분포에서 턴오프 파형과 $E_{off}$ 를 적분해 IGBT 세대(PT → NPT → 필드 스톱 트렌치)를 가른 트레이드오프 곡선을 직접 그린다. 기생 사이리스터의 래치업, 단락 내량, 병렬 운전을 계산한 뒤, 같은 pnpn 구조를 일부러 래치시키는 사이리스터·GTO·IGCT로 마무리한다.

IGBT를 MOSFET이 구동하는 넓은 베이스 PNP로 보고, 전자·정공 전류 경로와 $I_C = I_{MOS}/(1 - \alpha_{pnp})$ 를 설명할 수 있다.
한쪽 주입 고수준 주입 분포와 이미터 쪽 캐리어 강화(IE 효과)로 $V_{CE(sat)}$ 를 접합·드리프트·채널 성분으로 분해하고, 출력 특성의 무릎·포화·온도 교차점을 계산할 수 있다.
턴오프 동안 공핍층이 플라즈마를 걷어 내는 전압 상승과 남은 전하의 꼬리 전류를 모델링해 $E_{off}$ 를 구하고, 수명·온도·구조가 미치는 영향을 설명할 수 있다.
$V_{CE(sat)}$ – $E_{off}$ 트레이드오프 곡선을 그리고, 스위칭 주파수에 따라 최적 수명이 어떻게 바뀌는지 계산할 수 있다.
PT·NPT·필드 스톱의 전계 분포와 항복 전압을 이온화 적분으로 계산하고, 트렌치·캐리어 저장층·RC-IGBT의 의미를 설명할 수 있다.
래치업 조건과 방지 설계, 단락 내량의 열적 한계, 온도 계수와 병렬 전류 분배를 계산할 수 있다.
사이리스터의 재생 래치 조건 $\alpha_1 + \alpha_2 = 1$ , 래칭·유지 전류, GTO·IGCT·HVDC 사이리스터의 차이를 설명할 수 있다.

IGBT 구조: MOSFET이 구동하는 PNP

DeviceBook 전력 소자 장(전력 소자 개관)이 보여 준 대로, IGBT는 수직 MOSFET의 뒷면을 p⁺ 컬렉터로 바꾼 것이다. 게이트가 p 바디 표면(또는 트렌치 측벽)에 n 채널을 만들면 이미터의 전자가 채널을 지나 n⁻ 드리프트층으로 흘러들고, 이 전자는 뒷면 p⁺/n 접합을 순방향으로 바이어스한다. 그러면 p⁺ 컬렉터가 정공을 드리프트층으로 주입하고, 정공은 드리프트층을 가로질러 p 바디로 모인다. 전기적으로는 MOSFET이 넓은 베이스 PNP 트랜지스터(p⁺ 컬렉터 = PNP 이미터, n⁻ 드리프트 = 베이스, p 바디 = PNP 컬렉터)의 베이스 전류를 공급하는 달링턴 같은 구조다(BJT).

I_C = I_{MOS} + I_{pnp,C} = \frac{I_{MOS}}{1 - \alpha_{pnp}},\qquad \alpha_{pnp} = \gamma_E\,\alpha_T,\quad \alpha_T = \frac{1}{\cosh(W_u/L_a)}

I_{MOS}

는 채널 전자 전류(= PNP 베이스 전류),

\gamma_E

는 뒷면 p⁺ 컬렉터의 정공 주입 효율,

\alpha_T

는 공핍되지 않은 베이스 폭

W_u

를 지나는 수송 계수. 넓은 베이스 PNP라

\alpha_{pnp}

는 0.2–0.5 정도로 작다. 이것이 IGBT가 일반 BJT처럼 베이스 전류에 큰 이득을 갖지 않고, 오히려 대부분의 전류를 MOSFET 채널이 흘리며 정공은 전도도 변조를 위해 존재하는 이유다.

\alpha_{pnp}

는 꺼질 때 다시 등장한다 — 채널이 닫힌 뒤 남는 정공 전류의 비율이기 때문이다.

그림 7-1. (a) 트렌치 필드 스톱 IGBT의 단면과 전류 경로. 전자(파랑)는 트렌치 측벽 채널을 지나 드리프트층으로, 정공(빨강)은 뒷면 p⁺ 컬렉터에서 주입되어 p 바디로 모인다. (b) 등가 회로: MOSFET이 PNP의 베이스를 구동한다. 이미터 쪽 n⁺/p 바디/n⁻는 기생 NPN이 되어 PNP와 함께 pnpn 사이리스터를 이룬다. 이 기생 사이리스터를 끝까지 꺼 두는 것이 IGBT 설계의 숨은 절반이다.

MOSFET과 비교하면 IGBT의 장단점이 한눈에 보인다. 장점은 1.2 kV에서도 전류 밀도 100–200 A/cm²를 2 V 안팎으로 흘린다는 것(같은 내압 Si MOSFET은 수십 V가 필요하다). 단점은 세 가지다. ① 뒷면 pn 접합 때문에 약 0.7 V의 무릎 전압이 있어 작은 전류에서는 불리하다. ② 바디 다이오드가 없어(뒷면이 p⁺) 역도통하려면 별도의 프리휠 다이오드가 필요하다(5장, 또는 RC-IGBT). ③ 드리프트층의 전하 때문에 꺼질 때 꼬리 전류가 흐른다. 이 장은 ③을 정량적으로 다루는 데 가장 많은 지면을 쓴다.

전도도 변조와 V_CE(sat)

PiN 다이오드는 양쪽에서 주입하지만 IGBT는 뒷면 p⁺ 한쪽에서만 정공을 주입한다. 이미터 쪽 p 바디는 정공을 모으는 쪽이라 그 앞에서 캐리어 밀도가 0에 가까워진다. 그래서 IGBT의 분포는 컬렉터 쪽이 높고 이미터 쪽으로 갈수록 떨어지는 반쪽 현수선이 되고, 이미터 쪽의 낮은 밀도가 $V_{CE(sat)}$ 의 상당 부분을 차지한다. 트렌치 IGBT는 좁은 메사와 깊은 트렌치로 정공이 p 바디로 빠져나가는 길을 좁혀 이미터 쪽에 캐리어를 쌓는다. 이것이 IE 효과(injection enhancement)이고, 이미터 쪽 밀도 비 $\kappa = p(W)/p(0)$ 로 나타낼 수 있다.

p(y) = p_0\,\frac{\sinh\!\big((W - y)/L_a\big) + \kappa\sinh(y/L_a)}{\sinh(W/L_a)},\qquad qh\,p_0^2 + \frac{qD_a(\cosh(W/L_a) - \kappa)}{L_a\sinh(W/L_a)}\,p_0 = \frac{\mu_n}{\mu_n + \mu_p}J

y

는 컬렉터 쪽 끝에서 잰 깊이,

W

는 드리프트층 두께. 둘째 식은 컬렉터 경계 조건이다. 이상적인 컬렉터라면 전자 전류가 컬렉터로 넘어가지 않지만, 얇고 약하게 도핑한 투명 컬렉터(transparent collector)는 전자 일부를 받아들이고 그 양을 끝 영역 재결합 계수

h

로

J_n(0) = qhp_0^2

라 쓴다.

h

가 클수록 정공 주입 효율

\gamma_E = 1 - qhp_0^2/J

가 낮아지고 큰 전류에서

p_0 \propto \sqrt J

로 포화한다.

V_{CE(sat)}

의 기울기와 꼬리 전류를 동시에 정하는 손잡이다.

V_{CE(sat)} = \underbrace{\frac{kT}{q}\ln\frac{p_0(p_0 + N_{FS})}{n_i^2}}_{\text{컬렉터 접합}} + \underbrace{\int_0^W\frac{J_n/\mu_n + J_p/\mu_p}{2q\,(p + N_D/2)}\,dy}_{\text{변조된 드리프트}} + \underbrace{\frac{J_{cs}}{G_{ch}}\operatorname{artanh}\frac{J_n(W)}{J_{cs}}}_{\text{MOS 채널}} + J R_{pkg}

채널은 선형 컨덕턴스

G_{ch} = 1/R_{ch}

와 포화 전류 밀도

J_{cs} \propto (V_{GE} - V_{th})^{1.6}

를 잇는

J = J_{cs}\tanh(G_{ch}V/J_{cs})

로 근사했다(짧은 채널의 속도 포화를 흉내 낸 매끄러운 식). 채널 전자 전류가

J_{cs}

에 다가가면 artanh가 발산해

V_{CE}

가 급히 커지고, 그 뒤가 포화(능동) 영역이다 — IGBT의 "saturation"은 BJT와 반대로 MOSFET 채널이 포화된 쪽을 부른다.

R_{pkg}

는 와이어·단자 저항(모듈 약 0.35 mΩ).

그림 7-2. 드리프트층 캐리어 분포(개략, 로그). MOSFET은 도핑만큼만, PiN은 양쪽에서 주입되어 대칭 현수선, IGBT는 컬렉터 한쪽에서 주입되어 이미터 쪽이 고갈된다. 트렌치·캐리어 저장층으로 정공의 탈출을 막아 이미터 쪽을 채우면(

\kappa

↑) PiN에 가까워진다. 같은

V_{CE(sat)}

라면 저장 전하를 덜 써도 되므로 트레이드오프가 좋아진다.

SIMULATOR

IGBT 출력 특성: 무릎 · 포화 · 온도 교차점

게이트 전압 V_GE

접합 온도 T_j 수명 τ (25 °C) 이미터 쪽 강화 κ V_GE 곡선군 SiC MOSFET 모듈 비교

V_CE(sat) @ 400 A (T_j / 25 °C)—

성분: 접합 / 드리프트 / 채널 / 패키지—

선형 근사 V₀ + r·I (200–600 A)—

포화 전류 I_C,sat—

온도 교차 전류 (25↔150 °C)—

SiC 모듈과 같아지는 전류—

모듈 활성 면적 4 cm²(1.2 kV/600 A), 필드 스톱 트렌치: W = 100 µm,

N_D

= 6×10¹³ cm⁻³,

N_{FS}

= 2×10¹⁶,

h

= 3×10⁻¹³ cm⁴/s.

V_{th}

= 5.8 V − 11 mV/K, 이동도

\propto T^{-2.4}

, 수명

\propto T^{1.5}

. 점선은 25 °C. SiC 선은 PW-800 SiC 하프 브리지(2.0 mΩ@25 °C → 3.2 mΩ@175 °C). 해볼 것: ① 기본값에서 150 °C, 400 A의

V_{CE(sat)}

≈ 1.7 V, 선형 근사 ≈ 1.0 V + 1.7 mΩ·I — PW-800 비교 모듈 값(0.9 V + 2.0 mΩ·I)과 같은 크기다. ② κ를 0.05로(평면 셀) 내리면 같은 수명에서

V_{CE(sat)}

가 약 0.3 V 오른다. ③

V_{GE}

= 9 V로 내리면 포화 전류가 정격(약 600 A) 근처로 떨어져

V_{CE}

가 정격 전류에서 급히 커진다 — 게이트 전압이 모자라면

V_{CE}

가 폭증한다(DESAT 보호의 원리). ④ 25 °C 곡선과 교차하는 전류 위에서는 뜨거울수록

V_{CE}

가 커진다(병렬 안정). ⑤ SiC 모듈은 약 700 A까지 IGBT보다 낮은 전압 — 무릎 전압이 없기 때문.

비교 Si IGBT 모듈의 V_CE(sat)표의

V_{CE(sat)} \approx 0.9\,\text{V} + 2.0\,\text{m}\Omega\cdot I_C

(150 °C)는 위 모델의 기본값으로 거의 재현된다(선형 근사 약 1.0 V + 1.7 mΩ·I): 400 A(100 A/cm²)에서 컬렉터 접합 약 0.57 V, 변조된 드리프트 약 0.87 V, 채널 약 0.1 V, 패키지 약 0.14 V, 합계 약 1.7 V. 연속 출력 150 kW, 250 A rms에서 IGBT 한 개의 평균 도통 손실은 대략

\tfrac12(V_0\bar I + r I_{rms}^2)

로 수백 W다(정확한 변조·역률 의존 계산은 13장). 같은 전류에서 SiC MOSFET 스위치는

3.0\,\text{m}\Omega\times I^2

로 무릎 전압이 없어, 부분 부하가 대부분인 주행 사이클에서 도통 손실 차이가 특히 크다.

턴오프와 꼬리 전류

유도성 부하에서 IGBT를 끄면 네 구간이 차례로 지나간다. ① 게이트가 밀러 플래토까지 방전되는 지연. ② 전압 상승: 부하 전류 $I_L$ 는 그대로인 채 이미터 쪽 접합에서 공핍층이 자라며 플라즈마를 걷어 낸다. 공핍층이 넓어지는 속도는 걷어 낼 정공의 양이 정한다. ③ 전압이 $V_{DC}$ 에 닿아 프리휠 다이오드가 켜지면 채널 전자 전류 $(1 - \alpha_{pnp})I_L$ 가 게이트 속도로 급히 사라진다. ④ 남은 정공 전류 $\alpha_{pnp}I_L$ 가 공핍되지 않은 영역의 전하가 재결합으로 사라지는 속도로 줄어드는 꼬리. MOSFET에는 ④가 없다.

그림 7-3. IGBT의 유도성 턴오프. 전압 상승(②) 동안에는 전류가 그대로라 손실이 크고, 전압이 다 선 뒤 전자 전류가 급히 끊기며(③) 남은 정공 전류가 꼬리(④)를 이룬다. 꼬리의 높이는

\alpha_{pnp}

, 길이는 남은 영역의 수명이 정한다. 고온에서 수명이 길어져 꼬리가 길어지는 것이 IGBT

E_{off}

의 양의 온도 계수다.

전압 상승 구간에서는 공핍층을 지나가는 정공 자체가 공간 전하가 된다. 실효 도핑은 $N_D + J/(qv_{sat,p})$ 이고( $v_{sat,p}$ ≈ 8×10⁶ cm/s), 100 A/cm²에서 이 항은 약 8×10¹³ cm⁻³로 드리프트 도핑(6×10¹³)보다 크다. 그래서 같은 전압을 받는 공핍층이 정적일 때보다 얇고, 큰 전류일수록 공핍되지 않은 영역 $W_u$ 가 남는다.

v_{CE}(w) = \frac{q\,(N_D + J/qv_{sat})\,w^2}{2\varepsilon_s},\qquad dt = \frac{q\,p(W - w)\,dw}{J},\qquad W_u = W - \sqrt{\frac{2\varepsilon_sV_{DC}}{q(N_D + J/qv_{sat})}}

i_{tail}(t) = \alpha_{pnp}I_L\,e^{-t/\tau_{tail}},\quad \alpha_{pnp} = \frac{\gamma_E}{\cosh(W_u/L_a)},\quad \tau_{tail} = \min\!\left(\tau_{eff},\,\frac{Q_r}{\alpha_{pnp}I_L}\right),\quad E_{off} = E_v + E_f + V_{DC}\alpha_{pnp}I_L\tau_{tail}

첫 줄: 공핍 폭

w

가 자라는 데 걸리는 시간은 그 위치의 정공 밀도를 걷어 내는 시간이다. 이를 적분해 전압 상승 파형과

E_v = \int v_{CE}I_L\,dt

를 얻는다. 둘째 줄: 남은 전하

Q_r = qA\int_0^{W_u}p\,dy

는 꼬리가 실어 나를 수 있는 전하의 상한이다.

\tau_{eff}

는 공핍되지 않은 영역이 드리프트층이면 고수준 수명

\tau

, 필드 스톱층이면 도핑 의존 SRH 수명

\tau/(1 + N_{FS}/7\times10^{15})

로 둔다.

E_f

는 ③의 전자 전류 급강하(100 ns)의 손실.

SIMULATOR

턴오프 파형 모델: 플라즈마 걷어 내기와 꼬리 전류

구조

수명 τ (25 °C) 접합 온도 T_j 컬렉터 전류 I_C DC 링크 V_DC

V_CE(sat)—

전압 상승 t_v / 남은 폭 W_u—

α_pnp / τ_tail—

E_v / E_f / E_tail—

E_off—

위: 턴오프 파형(지연 0.3 µs, 전자 전류 급강하 100 ns, 루프 15 nH의

L_\sigma\,di/dt

포함). 아래: 켜져 있을 때의 정공 분포(컬렉터 → 이미터)와

V_{DC}

에서의 공핍 영역(노랑), 남은 영역

W_u

(빨강 면 =

Q_r

). 활성 면적 4 cm². 구조별 가정 — PT: W 100 µm, 진한 n⁺ 버퍼 5×10¹⁶, 효율 높은 p⁺ 기판(

h

= 10⁻¹⁴), 평면(κ 0.05), 금·백금 수명 제어라

\tau \propto T^{2.5}

. NPT: W 190 µm, 버퍼 없음, 투명 컬렉터(

h

= 2×10⁻¹³), 평면. FS: W 100 µm, FS 2×10¹⁶,

h

= 3×10⁻¹³, 트렌치 κ 0.3. FS+CS: κ 0.6. 해볼 것: ① 기본값(FS, τ₂₅ 0.5 µs, 150 °C, 400 A, 800 V)에서

E_{off}

≈ 50 mJ — PW-800 비교 모듈 표의 약 45 mJ와 같은 크기다. ② 온도를 25 °C로 내리면

V_{CE(sat)}

는 1.45 V로,

E_{off}

는 약 6 % 준다(PT는 수명의 온도 의존이 강해 훨씬 크게 변한다). ③ NPT는 τ를 3 µs 이상으로 길게 써야

V_{CE(sat)}

가 3 V 아래로 오고, 그러면 공핍되지 않은 넓은 영역에 수 µs의 꼬리가 남는다(이 1D 모델은 NPT 꼬리를 다소 과장한다). ④

V_{DC}

를 400 V로 낮추면

W_u

가 커져 꼬리는 길어지지만(

\alpha_{pnp}

는 줄고),

E_{off}

는 대체로 전압에 비례해 준다. ⑤ 전류를 올리면 동적 공간 전하 때문에

W_u

가 커진다.

V_CE(sat)–E_off 트레이드오프

수명을 줄이면 저장 전하가 줄어 $E_{off}$ 가 작아지지만 $V_{CE(sat)}$ 가 오른다. 같은 칩 설계에서 수명(전자선·양성자 선량, 또는 컬렉터 주입 효율)을 바꾸며 $V_{CE(sat)}$ 와 $E_{off}$ 를 찍으면 한 개의 곡선이 나오고, 이것이 IGBT 기술의 성적표다. 새 세대는 곡선 자체를 왼쪽 아래로 옮긴다. 응용은 그 곡선 위에서 한 점을 고른다 — 스위칭 주파수가 낮은 모터 구동은 $V_{CE(sat)}$ 가 낮은 쪽, 수십 kHz의 UPS·용접기는 $E_{off}$ 가 작은 쪽이다.

P_{tot}(\tau) \approx \underbrace{V_{CE(sat)}(\tau)\,I_C\,D}_{\text{도통}} + \underbrace{f_{sw}\,\big(E_{on} + E_{off}(\tau)\big)}_{\text{스위칭}},\qquad \frac{dP_{tot}}{d\tau} = 0 \;\Rightarrow\; \frac{dE_{off}}{dV_{CE(sat)}} = -\frac{I_CD}{f_{sw}}

최적점은 트레이드오프 곡선의 기울기가

-I_CD/f_{sw}

인 곳, 곧 같은 손실 직선(기울기

-I_CD/f_{sw}

)이 곡선에 접하는 점이다. 주파수가 높을수록 직선이 완만해져 접점이

E_{off}

가 작은 쪽(짧은 수명)으로 옮겨 간다.

E_{on}

은 주로 다이오드 역회복이 정하므로(5장) 여기서는 40 mJ로 고정한다.

SIMULATOR

트레이드오프 곡선과 주파수별 최적 수명

수명 τ (25 °C) 스위칭 주파수 f_sw 접합 온도 T_j

최적화 대상 구조

선택 τ: V_CE(sat) / E_off—

선택 τ의 손실 (I 400 A, D 0.5)—

최적 τ₂₅ @ f_sw—

최적점 V_CE(sat) / E_off / 손실—

네 구조를 τ₂₅ = 0.05–20 µs로 훑은 곡선(400 A, 800 V, 4 cm²). 점은 현재 τ, 사각형은 PW-800 비교 모듈 표의 점(1.7 V, 45 mJ), 회색 직선은 선택 구조의 최적점을 지나는 같은 손실 직선. 해볼 것: ① FS 곡선이 PT·NPT보다 왼쪽 아래에 있다 — 얇은 드리프트(펀치스루 설계)와 투명 컬렉터, 트렌치 IE 효과의 합. ②

f_{sw}

를 1 kHz → 30 kHz로 올리면 최적 τ가 짧아지고 접점이 위쪽 왼쪽에서 아래쪽 오른쪽으로 미끄러진다. ③ PW-800의 8 kHz에서 FS 최적점은 표의 점 근처다. ④ FS+CS(캐리어 저장층)는 같은

E_{off}

에서

V_{CE(sat)}

가 약 0.1 V 낮다.

세대(대표)	드리프트·컬렉터	셀	$V_{CE(sat)}$ (1.2 kV, 정격, 125–150 °C)	특징
PT (1980년대)	두꺼운 p⁺ 기판 위 에피, 진한 n⁺ 버퍼, 강한 수명 제어	평면	약 2.5–3 V	$V_{CE}$ 음의 온도 계수(병렬 어려움), 고온 $E_{off}$ 급증
NPT (1990년대)	FZ 웨이퍼, 두꺼운 드리프트, 얇은 투명 컬렉터, 수명 제어 없음	평면	약 2.5–3 V	양의 온도 계수, 견고(단락), 긴 꼬리
트렌치 FS (2000년대)	얇은 웨이퍼(약 120 µm), n 필드 스톱, 투명 컬렉터	트렌치	약 1.7–2.0 V	현재 주류, PW-800 비교 모듈
미세 트렌치·CS (2010년대–)	더 얇은 웨이퍼, 다중 FS	미세 피치 트렌치 + 캐리어 저장층, 더미 트렌치	약 1.5–1.7 V	IE 극대화, 게이트 용량 조절(더미 트렌치)

PT · NPT · 필드 스톱: 전계와 두께

세 구조의 차이는 꺼져 있을 때 전계가 어떻게 생기는가에 있다(3장의 비펀치스루·펀치스루 설계). NPT(non-punch-through)는 드리프트층을 충분히 두껍게 해 항복 전압에서도 공핍층이 뒷면에 닿지 않게 한다(삼각형 전계). PT(punch-through)는 드리프트를 얇게 하고 진한 n⁺ 버퍼에서 전계를 멈춘다(사다리꼴 전계). 필드 스톱(field stop)은 PT의 사다리꼴 전계를 쓰되, 진한 에피 버퍼 대신 얇은 웨이퍼 뒷면에 이온 주입(양성자·인)으로 약한 n층을 만들고 그 뒤에 얇고 약한 p 컬렉터를 둔다. 같은 내압에서 드리프트가 NPT의 약 절반이라 $V_{CE(sat)}$ 와 저장 전하가 모두 작고, 컬렉터 주입은 주입량으로 조절한다.

그림 7-4. IGBT 세 세대의 세로 구조와 항복 직전 전계. PT는 두꺼운 p⁺ 기판(높은 주입 효율, 강한 수명 제어 필요), NPT는 두꺼운 드리프트와 투명 컬렉터, 필드 스톱은 얇은 웨이퍼에 PT의 전계와 NPT의 투명 컬렉터를 합쳤다. FS 웨이퍼는 약 120 µm로 얇아 연마·뒷면 주입·레이저 어닐 공정이 관건이다(ThinFilmBook, DopingBook).

SIMULATOR

PT · NPT · FS 전계와 항복 전압 (1D 포아송 + 이온화 적분)

프리셋

인가 전압 V_CE 드리프트 두께 W 드리프트 도핑 N_D 버퍼·FS 도핑 N_FS 턴오프 중 정공 공간 전하 (100 A/cm²)

항복 전압 BV (이온화 적분 = 1)—

E_max / 공핍 깊이 @ V_CE—

이온화 적분 @ V_CE—

같은 N_D의 NPT 최적 두께·BV—

이 두께의 V_CE(sat) (FS 모델)—

이미터 쪽 p 바디/n⁻ 접합에서 시작하는 전계를

dE/dx = -qN(x)/\varepsilon

로 적분하고(드리프트

N_D

, 그 뒤 FS·버퍼 10–15 µm), 전압이 면적과 같아지는

E_{max}

를 이분법으로 찾는다. 항복은 Fulop 근사

\alpha = 1.8\times10^{-35}E^7

cm⁻¹의 이온화 적분

\int\alpha\,dx = 1

이 되는 전압이다. 공핍이 버퍼를 뚫고 컬렉터에 닿으면 펀치스루로 표시한다. NPT 프리셋은 버퍼가 없어(뒷면 p가 바로 붙음) 공핍이 W에 닿는 순간이 한계다. 해볼 것: ① FS 기본값의 BV ≈ 1.66 kV — 1.2 kV 정격에 약 40 % 여유. 실제 칩은 에지 종단 효율(85–90 %, 4장)과 우주선 고장률을 위한 디레이팅(16장)까지 이 여유에서 쓴다. ② NPT로 같은 BV를 내려면 약 190 µm가 필요하다. 두께 차이가

V_{CE(sat)}

차이로 바로 이어진다(마지막 칸). ③ "턴오프 중 정공 공간 전하"를 켜면 같은 전압에서 전계 기울기가 가팔라져

E_{max}

가 오르고 항복 전압이 내려간다 — 동적 애벌런치. ④

N_{FS}

를 3×10¹⁴까지 낮추면 버퍼가 전계를 못 막아 펀치스루가 된다.

트렌치 · 캐리어 저장층 · RC-IGBT

평면 IGBT는 게이트가 표면에 누워 있어 셀 피치가 15–20 µm이고, 채널 사이 넓은 p 바디로 정공이 쉽게 빠져나간다(이미터 쪽 고갈, $\kappa$ 작음). 트렌치 IGBT는 게이트를 수직 홈에 묻어 채널 밀도를 높이고(JFET 저항도 사라진다), 메사를 좁혀 정공의 탈출구를 줄인다. 여기에 p 바디 바로 아래에 n층(캐리어 저장층(carrier stored layer, CS))을 두면 정공이 p 바디로 넘어가는 문턱이 높아져 이미터 쪽 플라즈마가 더 쌓인다. 문제는 채널이 너무 촘촘하면 포화 전류가 커져 단락 내량이 줄고, 게이트 용량도 커진다는 것이다. 그래서 일부 트렌치는 게이트가 아닌 이미터에 묶은 더미 트렌치로 만든다 — IE 효과는 유지하고 채널 밀도와 $C_{GC}$ 만 줄이는 수다.

그림 7-5. 평면 셀(왼쪽)과 트렌치 셀(오른쪽). 트렌치는 JFET 저항을 없애고 채널 밀도를 높이며, 좁은 메사와 n 캐리어 저장층이 정공의 탈출을 막아 이미터 쪽에 전하를 쌓는다(IE 효과). 이미터에 묶인 더미 트렌치는 IE 효과를 유지하면서 포화 전류(단락 내량)와 게이트-컬렉터 용량을 줄인다.

IGBT는 뒷면이 p⁺라 역방향 전류를 흘릴 수 없어 인버터에서는 늘 프리휠 다이오드와 짝을 이룬다. RC-IGBT(reverse-conducting IGBT)는 뒷면 p⁺ 컬렉터의 일부를 n⁺ 섬으로 바꿔, 같은 칩 안에 IGBT와 PiN 다이오드(p 바디 = 양극, n⁺ 섬 = 음극)를 함께 만든다. 칩 수와 면적이 줄고 다이오드와 IGBT가 열을 나눠 갖는 장점이 있지만(다이오드가 쉬는 동안 IGBT 영역이 그 면적으로 열을 퍼뜨린다), 두 가지 숙제가 있다. ① 작은 전류에서 전자가 n⁺ 섬으로 빠져나가 p⁺/n 접합이 켜지지 않는 MOSFET 모드가 생겨, 출력 특성에 스냅백이 나타난다. ② 다이오드 모드에서 게이트가 켜져 있으면 채널이 전자를 빼내 플라즈마가 줄어 $V_F$ 가 오른다 — 그래서 RC-IGBT 구동은 다이오드 도통 중 게이트를 끄는(혹은 역회복 직전에 잠깐 켜서 전하를 줄이는) 제어를 쓴다.

그림 7-6. RC-IGBT. 뒷면 n⁺ 섬이 다이오드의 음극이 된다. n⁺ 섬 사이 p⁺ 영역이 좁으면 작은 전류에서 전자가 n⁺로 그냥 빠져나가 p⁺ 접합이 켜지지 않다가, 가로 전압 강하가 약 0.7 V를 넘는 순간 정공 주입이 시작되며 전압이 갑자기 떨어진다(스냅백). 넓은 p⁺ 영역(파일럿 IGBT)이나 n⁺ 배치 최적화로 없앤다.

래치업과 방지

그림 7-1의 기생 NPN(n⁺ 이미터 / p 바디 / n⁻ 드리프트)은 평소에 꺼져 있어야 한다. 그런데 정공 전류는 p 바디로 모일 때 n⁺ 이미터 아래를 가로질러 이미터 접촉까지 흘러간다. 그 길의 저항(p 바디의 면저항 $\rho_s$ )에 걸린 전압이 n⁺/p 접합의 켜짐 전압 $V_{be}$ (약 0.7 V, −2 mV/K)을 넘으면 NPN이 켜지고, NPN의 전자 전류가 PNP를 더 세게 켜는 재생 되먹임이 시작된다. 이 상태가 래치업(latch-up)이며, 게이트로는 더 이상 끌 수 없다(사이리스터와 같다, 9절).

V_{pb} = \alpha_h\,J\,\frac{W_{cell}}{2}\cdot\frac{\rho_s L_E}{2} \;\ge\; V_{be}(T) \quad\Rightarrow\quad J_{latch} = \frac{4\,V_{be}(T)}{\alpha_h\,W_{cell}\,\rho_s(T)\,L_E}

\alpha_h

는 이미터 쪽에 도달하는 전류 중 정공의 비율(도통 중 약 0.2–0.4, 턴오프 중에는 채널이 닫혀 거의 1),

W_{cell}

은 셀 피치(반 셀이 모으는 정공 폭이

W_{cell}/2

L_E

는 n⁺ 이미터 길이,

\rho_s

는 n⁺ 아래 p 바디의 면저항(

\propto T^{1.5}

), 1/2은 분포된 주입을 평균한 값. 고온에서는

V_{be}

가 줄고

\rho_s

가 늘어

J_{latch}

가 세 배 가까이 준다. 방지책은 식의 분모를 줄이는 것이다: n⁺ 아래에 깊고 진한 p⁺ 다이버터(

\rho_s

↓), 짧은 n⁺ 이미터와 셀프 얼라인(

L_E

↓), 좁은 피치(

W_{cell}

↓), 그리고 n⁺와 p⁺를 이미터 금속으로 단락.

그림 7-7. 래치업 경로와 대책. 왼쪽: 정공 전류가 n⁺ 이미터 아래 p 바디 저항

R_b

를 지나며 n⁺/p 접합을 순방향으로 바이어스한다. 오른쪽: 깊은 p⁺ 다이버터가 정공을 n⁺ 밖으로 바로 빼내고, 짧은 n⁺가 저항 길이를 줄인다. 래치업은 정상 도통보다 턴오프(정공 비율 ≈ 1)와 단락(큰 전류·고온) 중에 일어나기 쉽다.

SIMULATOR

래치업 전류 밀도: 셀 설계와 온도

셀 프리셋

n⁺ 이미터 길이 L_E p 바디 면저항 ρ_s (25 °C) 셀 피치 W_cell T_j

상황

V_be(T) / ρ_s(T)—

J_latch @ T_j—

단락 전류 밀도 대비 여유—

100 A/cm²에서 V_pb—

곡선:

J_{latch}(T)

(로그), 점선은 정격 100 A/cm²와 단락 전류 밀도 약 550 A/cm²(PW-800 비교 모듈의

V_{GE}

= 15 V 포화 전류). 프리셋 — 초기 평면:

W_{cell}

20 µm,

L_E

6 µm,

\rho_s

3 kΩ/□. 평면+p⁺: 같은 셀에 p⁺ 다이버터(

\rho_s

300 Ω/□),

L_E

3 µm. 트렌치: 5 µm, 1 µm, 500 Ω/□. 해볼 것: ① 초기 평면 셀은 150 °C 턴오프에서 래치업 전류가 단락 전류보다 작다 — 1980년대 IGBT가 단락에 약했던 이유. ② p⁺ 다이버터와 짧은 n⁺로

J_{latch}

가 스무 배 가까이 오른다. ③ 트렌치 셀은 200 °C 턴오프에서도 수만 A/cm² — 현대 IGBT의 고장은 래치업보다 열(다음 절)이 먼저다.

단락 내량 · 온도 계수 · 병렬

인버터 상단·하단이 동시에 켜지거나 부하가 단락되면 IGBT는 $V_{DC}$ 를 그대로 받은 채 포화 전류 $I_{C,sat}$ (정격의 약 4배)를 흘린다. 이 단락(short circuit)은 피할 수 없는 사고라 소자는 드라이버가 감지해 끌 때까지(DESAT 응답, IGBT 약 3–5 µs) 살아남아야 한다. 전력 밀도는 800 V × 550 A/cm² ≈ 440 kW/cm²로, 열은 칩 위쪽의 공핍 영역 수십 µm 안에서 생기고 아래로 퍼질 시간이 거의 없다. 내량은 열 확산 길이 $\sqrt{Dt}$ 와 열용량이 정한다.

\rho c\,\frac{\partial T}{\partial t} = \frac{\partial}{\partial x}\!\left(k(T)\frac{\partial T}{\partial x}\right) + \frac{V_{DC}\,J_{sc}(T)}{w_g}\,\mathbb{1}_{x \lt w_g},\qquad J_{sc}(T) = J_{sc,0}\left(\frac{T_j}{T_{g}}\right)^{m}

w_g

는 발열 깊이(공핍 영역, Si IGBT 약 50 µm, SiC MOSFET 약 15 µm — 얇은 드리프트와 그 위 JFET·채널 영역),

k(T) \propto T^{-1.3}

T_g

는 발열 영역 평균 온도. 채널 이동도가 온도로 떨어져 단락 전류가 스스로 줄어드는 음의 되먹임(

m

≈ 0.8)이 있다. 아래 계산은 다이(Si 120 µm / SiC 150 µm) – 솔더 – 구리를 1D 양해법으로 푼다. 실패 판정은 최고 온도가 임계값(Si 약 800 K — 진성 캐리어에 의한 열 폭주, SiC 약 1200 K — 표면 금속화·게이트 산화막 손상의 대표값, 둘 다 교육용 근사)에 닿는 시간이다.

SIMULATOR

단락 내량: 칩 안의 1D 열 확산

소자

DC 링크 V_DC 게이트 전압 V_GE 초기 T_j 단락 지속 시간 (드라이버 응답)

단락 전류 밀도 (초기 / 끝)—

모듈 단락 전류 (초기)—

단락 에너지 (지속 시간 동안)—

실제 최고 온도—

임계 온도 도달 시간 t_sc—

왼쪽: 칩 표면에서 깊이에 따른 온도 분포(지속 시간의 1/4, 1/2, 3/4, 끝). 오른쪽: 최고 온도(빨강, 지속 시간 뒤 끄고 식는 실제 경로), 끄지 않았을 때의 가상 경로(회색 점선,

t_{sc}

판정용)와 단락 전류 밀도(주황 점선). Si IGBT: 4 cm²(PW-800 비교 모듈),

J_{sc}

는

V_{GE}

= 15 V·150 °C에서 약 550 A/cm²(약 2.2 kA, 정격의 약 4배)로

(V_{GE} - V_{th})^{1.6}

에 비례. SiC MOSFET: 다이 8개, 활성 면적 합 약 1.3 cm²,

J_{sc}

약 2 kA/cm²(18 V). 해볼 것: ① Si IGBT 기본값의

t_{sc}

는 약 9 µs — 표의 "6–10 µs". ② SiC로 바꾸면 전류 밀도가 약 네 배, 발열층이 1/3이라

t_{sc}

가 약 2–3 µs로 준다 — SiC 드라이버에 1 µs 미만의 DESAT 응답이 필요한 이유(11장, 8장). ③

V_{GE}

를 17 V로 올리면

V_{CE(sat)}

는 조금 줄지만 단락 내량이 크게 준다. ④ 단락 시간이

t_{sc}

보다 짧아도 끝 온도가 매우 높으면 끈 뒤 꼬리 전류로 열 폭주가 일어날 수 있다.

전력 모듈은 다이 여러 개를, 큰 인버터는 모듈 여러 개를 병렬로 쓴다. 이때 결정적인 것이 $V_{CE}$ 의 온도 계수다. 그림 7-3의 출력 특성에서 보았듯 $V_{CE}(I, T)$ 곡선은 어떤 전류에서 교차한다. 그 아래에서는 뜨거운 다이의 전압이 낮아(음의 온도 계수) 전류를 더 끌어오고 더 뜨거워지는 양의 되먹임, 위에서는 반대로 스스로 균형을 잡는다. PT IGBT는 강한 수명 제어 탓에 교차점이 정격보다 높아 병렬이 어려웠고, NPT·FS는 교차점이 정격의 수십 % 이하라 병렬이 쉬워졌다.

SIMULATOR

병렬 다이의 전기-열 전류 분배

구조

다이 2 수명 차이 Δτ/τ 다이당 열저항 R_th,j-f 총 전류 (도통 비율 0.5) 냉각수 온도

전류 I₁ / I₂—

T_j1 / T_j2—

불균형 (I₂−I₁)/평균—

온도 교차 전류 (다이당)—

다이 두 개(각 1 cm², 정격 150 A)를 병렬로 두고, 공통

V_{CE}

에서

I_1 + I_2 = I

를 이분법으로 풀고

T_{j,i} = T_f + R_{th}\cdot V_{CE}I_i\cdot 0.5

를 감쇠 반복(최대 60회)으로 수렴시킨다. 다이 2는 수명이

(1 + \Delta\tau/\tau)

배라

V_{CE}

가 다르다. 곡선은 총 전류에 따른 불균형(실선)과 냉각 없이 온도 효과만 뺀 등온 불균형(점선). 해볼 것: ① FS에서 총 전류를 올리면 교차점 위에서 불균형이 전기적 불균형보다 작아진다(열이 균형을 잡는다). ② PT로 바꾸면 같은 수명 차이에서도 불균형이 훨씬 크고(짧은 수명에서

V_{CE}

가 τ에 민감), 음의 온도 계수 때문에 열을 넣은 실선이 등온 점선보다 위에 놓인다 — 열이 불균형을 키운다.

R_{th}

를 1.2 K/W, 총 전류를 300 A로 올리면 뜨거운 다이가 250 °C를 넘고, 300 °C를 넘으면 열 폭주로 표시한다. ③ 수명 차이를 0으로 하면 불균형도 0 — 병렬 다이는 같은 웨이퍼·같은 선량에서 골라 쓴다.

Si IGBT와 SiC MOSFET의 단락·병렬PW-800 비교 Si IGBT 모듈의 단락 내량은 약 6–10 µs라 DESAT 응답 3–5 µs의 드라이버로 충분하다. SiC 하프 브리지 모듈은 다이당 전류 밀도가 높고 다이가 얇아 약 2–3 µs이므로 드라이버가 1 µs 안에 감지·소프트 턴오프해야 한다. 병렬 측면에서는 SiC MOSFET의

R_{DS(on)}

이 온도에 따라 2.0 → 3.2 mΩ로 커지는 양의 온도 계수라 8개 다이 병렬이 정상 상태에서는 자연히 균형을 잡지만, 스위칭 과도의 전류 분배는 문턱 전압 편차와 공통 소스 인덕턴스가 정한다(15장).

사이리스터: 재생 래치

IGBT가 그토록 피하려던 pnpn 래치를 일부러 쓰는 소자가 사이리스터(thyristor, SCR)다. 양극 p⁺ / n⁻ 베이스 / p 베이스 / n⁺ 음극의 네 층을 PNP(Q₁: p⁺ – n⁻ – p)와 NPN(Q₂: n⁺ – p – n⁻) 두 트랜지스터로 나누면, 각자의 컬렉터 전류가 상대의 베이스 전류가 되는 고리가 보인다.

I_A = \frac{\alpha_2 I_G + I_{CO}}{1 - (\alpha_1 + \alpha_2)},\qquad \text{래치 조건: } \alpha_1(I) + \alpha_2(I) \ge 1

\alpha_1, \alpha_2

는 두 트랜지스터의 공통 베이스 전류 이득,

I_{CO}

는 누설 전류. 작은 전류에서는 공핍 영역 재결합 때문에

\alpha

가 작아

\alpha_1 + \alpha_2 \lt 1

이고

I_A

는 누설 수준에 머문다. 게이트 전류

I_G

가 Q₂를 켜 전류가 늘면

\alpha

가 커지고, 합이 1에 닿는 순간 분모가 0이 되어 전류가 외부 회로가 허락하는 값까지 치솟는다. 그 뒤에는 게이트를 빼도 고리가 스스로 베이스 전류를 대므로 꺼지지 않는다. 다시 끄려면 양극 전류를

\alpha_1 + \alpha_2 = 1

이 되는 유지 전류(holding current,

I_H

) 아래로, 남은 전하가 재결합할 만큼 오래 낮춰야 한다(교류의 0 통과 또는 강제 정류).

그림 7-8. 사이리스터의 구조(왼쪽)와 두 트랜지스터 모델(오른쪽). 순방향 저지 때는 가운데 접합 J₂가 전압을 받는다. 게이트 전류가 Q₂를 켜면 Q₂의 컬렉터 전류가 Q₁의 베이스를, Q₁의 컬렉터 전류가 다시 Q₂의 베이스를 먹인다. 두 이득의 합이 1을 넘으면 고리가 스스로를 유지하고, 소자는 세 접합이 모두 순방향인 PiN 다이오드처럼 낮은 전압으로 도통한다.

아래 시뮬레이터는 두 트랜지스터의 베이스 전하를 전하 제어식으로 적분한다. $dq_i/dt = I_{B,i} - q_i/\tau_{B,i}(I)$ , $I_{C,i} = q_i/\tau_{T,i}$ , $I_{B1} = I_{C2}$ , $I_{B2} = I_G + I_{C1} + I_{CO}$ . 전류 이득 $\beta_i = \tau_{B,i}/\tau_{T,i}$ 가 전류와 함께 커지도록 $\beta_i(I) = \beta_{i,max}I/(I + I_k)$ 로 두었다( $\beta_{1,max}$ = 1.5, $\beta_{2,max}$ = 5, $I_k$ = 20 mA; PNP는 양극 전류, NPN은 음극 전류 $I_A + I_G$ 로 평가 → $I_H$ ≈ 12 mA). 양극 전류는 외부 회로(100 V, 부하 저항 $R_L$ )가 허락하는 값에서 포화한다.

SIMULATOR

재생 래치 애니메이션: α₁ + α₂

게이트 펄스 I_G 게이트 펄스 폭 부하 저항 R_L (100 V)

상태—

양극 전류 I_A—

α₁ / α₂—

α₁ + α₂—

유지 전류 I_H / 회로 최대 전류—

위: 양극 전류(로그)와 게이트 전류, 아래:

\alpha_1 + \alpha_2

(1 위가 재생 영역). 시간은 실제의 약 10 µs/초로 느리게 돈다. 해볼 것: ① 기본값에서 트리거하면 약 1 µs의 지연 뒤 전류가 지수적으로 치솟아 1 A(= 100 V/100 Ω)에서 멈추고, 게이트 펄스가 끝나도 유지된다(래치). ②

I_G

를 1 mA로 낮추면 NPN 이득이 작아

\alpha

합이 1에 못 미치고, 4 mA에서도 펄스 폭을 0.5 µs로 줄이면 래칭에 필요한 전하를 못 채워 꺼진 채로 돌아온다 — 게이트 트리거 전류와 펄스 폭 규격의 의미. ③

R_L

을 10 kΩ(최대 약 10 mA)으로 올리면 회로 전류가

I_H

보다 작아 펄스가 끝나면 스스로 꺼진다. ④ 켜진 상태에서 "전원 0 V"를 누르면 전류가 0이 되고 전하가 재결합해 꺼진다 — 교류 정류기와 HVDC 밸브가 끄는 방식.

GTO · IGCT · HVDC 사이리스터

사이리스터의 매력은 세 접합이 모두 순방향인 강한 전도도 변조다. 6–8.5 kV 소자가 150 mm 웨이퍼 한 장 전체로 수 kA를 1.5–2 V 남짓으로 흘린다. 약점은 게이트로 끌 수 없다는 것이다. GTO(gate turn-off thyristor)는 음극을 가는 손가락 수천 개로 나누고 그 사이를 게이트로 감싸, 큰 음의 게이트 전류로 p 베이스의 정공을 뽑아 Q₂의 베이스 전하를 빼앗는 방식으로 끈다. 끄는 데 필요한 게이트 전류는 양극 전류의 $1/\beta_{off}$ , $\beta_{off} = \alpha_2/(\alpha_1 + \alpha_2 - 1)$ 로 보통 3–5배에 불과해, 3 kA를 끄려면 약 1 kA를 뽑아야 하고 큰 RC 스너버가 필요하다. IGCT(integrated gate-commutated thyristor)는 이 생각을 끝까지 밀었다. 게이트 회로를 소자 바로 옆에 수 nH로 붙여 양극 전류 전부를 1 µs 안에 게이트로 돌려( $\beta_{off}$ = 1), 끄는 순간 소자가 PNP 트랜지스터처럼 동작하게 만든다. 스너버 없이 끌 수 있고 도통 손실은 사이리스터 수준이라, 중전압 드라이브·풍력·HVDC 차단기에 쓰인다.

그림 7-9. 대전력 사이리스터 가족. 위상 제어 사이리스터는 웨이퍼 전체가 한 소자인 프레스팩으로 HVDC 밸브를 이룬다. GTO는 음극을 잘게 나눠 게이트로 끌 수 있게 했지만 큰 게이트 전류와 스너버가 필요했고, IGCT는 게이트 유닛을 소자에 붙여 이 문제를 풀었다.

소자	전압·전류(대표)	끄는 방법	도통 전압	스위칭 주파수	쓰임
위상 제어 사이리스터(SCR)	8.5 kV / 5 kA (웨이퍼 1장)	전류 0 통과(자연·강제 정류)	약 1.5–2 V	50/60 Hz	LCC HVDC 밸브, 정류기, 소프트 스타터
GTO	6 kV / 6 kA	음의 게이트 전류 ( $I_A$ /3–5)	약 2–3 V	수백 Hz	구형 견인·산업 드라이브 (IGCT·IGBT로 대체)
IGCT	4.5–6.5 kV / 3–5 kA	전류 전부를 게이트로 정류	약 2 V	수백 Hz–1 kHz	중전압 드라이브, 풍력, DC 차단기
고전압 IGBT 모듈	3.3–6.5 kV / 1–3 kA	게이트 전압	약 2.5–3.5 V	수백 Hz–수 kHz	철도 견인, VSC-HVDC(MMC)
1.2 kV IGBT 모듈	1.2 kV / 600 A	게이트 전압	약 1.7 V	2–20 kHz	EV 트랙션(PW-800 비교), 산업 인버터

HVDC는 두 계통이 공존한다. 전통적인 LCC(line-commutated converter)는 사이리스터 수백 개를 직렬로 쌓은 밸브로, 교류 전압이 전류를 0으로 만들어 줄 때만 끈다. 손실이 가장 작고 수 GW급까지 간다. 최근의 VSC-HVDC는 고전압 IGBT로 만든 모듈러 멀티레벨 컨버터(MMC)를 써서 스스로 끄고 켜며, 무효 전력 제어와 블랙 스타트가 가능하다(17장). 같은 pnpn 구조에서 출발한 두 소자가 한쪽은 래치를 활용하고, 다른 쪽은 래치를 피하며 나란히 쓰이는 셈이다.

핵심 정리

IGBT = MOSFET이 넓은 베이스 PNP를 구동하는 구조. 뒷면 p⁺가 정공을 주입해 드리프트층을 전도도 변조하고, $I_C = I_{MOS}/(1 - \alpha_{pnp})$ , $\alpha_{pnp} \approx 0.2$ –0.5.
$V_{CE(sat)}$ = 컬렉터 접합(약 0.5–0.7 V, 무릎 전압) + 변조된 드리프트 + 채널 + 패키지. 한쪽 주입이라 이미터 쪽이 고갈되며, 트렌치·CS층의 IE 효과( $\kappa$ ↑)가 이를 메운다. PW-800 비교 모듈: 0.9 V + 2 mΩ·I(150 °C).
턴오프: 공핍층이 플라즈마를 걷어 내는 전압 상승(동적 공간 전하 $N_D + J/qv_{sat}$ ), 전자 전류 급강하, 남은 전하의 꼬리 $\alpha_{pnp}I_Le^{-t/\tau}$ . 고온에서 수명이 늘어 꼬리와 $E_{off}$ 가 커진다.
수명을 바꾸며 그린 $V_{CE(sat)}$ – $E_{off}$ 곡선이 기술의 성적표. 최적점은 기울기 $-I_CD/f_{sw}$ 인 접점으로, 주파수가 오를수록 짧은 수명 쪽으로 간다.
PT(두꺼운 p⁺ 기판·버퍼) → NPT(두꺼운 드리프트·투명 컬렉터) → FS(얇은 웨이퍼·사다리꼴 전계·투명 컬렉터)로 같은 내압의 드리프트가 절반이 되었고, 온도 계수도 양으로 바뀌어 병렬이 쉬워졌다.
래치업: 정공 전류가 n⁺ 아래 p 바디 저항에 $V_{be}$ 를 만들면 기생 사이리스터가 켜진다. $J_{latch} = 4V_{be}/(\alpha_hW_{cell}\rho_sL_E)$ — p⁺ 다이버터·짧은 n⁺·좁은 피치로 막는다. 턴오프·고온에서 가장 위험하다.
단락 내량은 칩 위쪽 발열층의 열용량과 확산이 정한다: Si IGBT 약 6–10 µs, SiC MOSFET 약 2–3 µs. 병렬 안정은 $V_{CE}$ 온도 교차점이 운전 전류보다 낮아야 한다.
사이리스터는 $\alpha_1 + \alpha_2 \ge 1$ 에서 재생 래치하며 유지 전류 아래로 내려야 꺼진다. GTO는 큰 음의 게이트 전류로, IGCT는 전류 전부를 게이트로 돌려 끈다. LCC HVDC는 사이리스터, VSC-HVDC는 IGBT 기반이다.

확인 퀴즈

1. IGBT가 같은 1.2 kV 내압의 Si MOSFET보다 정격 전류 밀도에서 훨씬 낮은 온전압을 갖는 주된 이유는?

드리프트층의 전자·정공 밀도가 10¹⁶–10¹⁷ cm⁻³로 도핑(10¹³–10¹⁴)보다 수백 배 크다. 무릎 전압은 오히려 단점이다.

2. 같은 IGBT를 25 °C에서 150 °C로 올렸을 때 턴오프 꼬리 전류에 일어나는 변화로 옳은 것은?

SRH 수명은 온도와 함께 늘어난다(약

T^{1.5}

). 꼬리의 시간 상수와 남은 전하가 모두 커져

E_{off}

의 양의 온도 계수가 된다.

3. 스위칭 주파수를 2 kHz에서 20 kHz로 올리는 응용에 같은 기술의 IGBT를 고른다면?

최적점은 트레이드오프 곡선의 기울기가

-I_CD/f_{sw}

인 곳. 주파수가 오르면 기울기가 완만해져

E_{off}

가 작은(짧은 수명) 쪽으로 옮겨 간다.

4. 필드 스톱 IGBT가 NPT보다 같은 내압에서 $V_{CE(sat)}$ 와 $E_{off}$ 를 동시에 줄일 수 있는 이유는?

펀치스루 전계 분포로 두께가 약 100 µm로 줄면 변조된 드리프트 전압과 저장 전하가 모두 작아진다. 컬렉터는 여전히 (얇은) p층이다.

5. IGBT 래치업이 가장 일어나기 쉬운 조건은?

턴오프 중에는 채널이 닫혀 이미터 쪽 전류가 거의 모두 정공(

\alpha_h

≈ 1)이고, 고온은

V_{be}

를 낮추고 p 바디 저항을 높인다. 둘 다

J_{latch}

를 낮춘다.

6. SiC MOSFET 모듈의 단락 내량(약 2–3 µs)이 Si IGBT 모듈(약 6–10 µs)보다 짧은 주된 이유는?

SiC 열전도는 오히려 Si의 2배 이상이다. 그러나

J_{sc}

가 kA/cm² 수준이고 발열층이 얇아 온도 상승 속도가 훨씬 빠르다. 드라이버가 1 µs 안에 끊어야 한다.

7. 사이리스터가 게이트 전류를 제거해도 켜진 상태를 유지하는 조건은?

\alpha

는 전류와 함께 커진다. 외부 회로가

I_H

이상을 흘려 주면 고리 이득이 1 이상이라 스스로 베이스 전류를 공급한다. 부하 전류가

I_H

보다 작으면 게이트를 빼는 순간 꺼진다.

IGBT 구조: MOSFET이 구동하는 PNP

전도도 변조와 VCE(sat)

IGBT 출력 특성: 무릎 · 포화 · 온도 교차점

턴오프와 꼬리 전류

턴오프 파형 모델: 플라즈마 걷어 내기와 꼬리 전류

VCE(sat)–Eoff 트레이드오프

트레이드오프 곡선과 주파수별 최적 수명

PT · NPT · 필드 스톱: 전계와 두께

PT · NPT · FS 전계와 항복 전압 (1D 포아송 + 이온화 적분)

트렌치 · 캐리어 저장층 · RC-IGBT

래치업과 방지

래치업 전류 밀도: 셀 설계와 온도

단락 내량 · 온도 계수 · 병렬

단락 내량: 칩 안의 1D 열 확산

병렬 다이의 전기-열 전류 분배

사이리스터: 재생 래치

재생 래치 애니메이션: α₁ + α₂

GTO · IGCT · HVDC 사이리스터

핵심 정리

확인 퀴즈

전도도 변조와 V_CE(sat)

V_CE(sat)–E_off 트레이드오프