장마다 두 문제씩, 1장부터 15장까지 30문항이다. 숫자를 외우는 문제보다 "왜 그런가", "다음에 무엇을 바꾸나"를 묻는 문제가 많다. 보기를 누르면 바로 채점되고 해설이 나온다. 위쪽 점수판이 따라다니며 진행과 정답 수를 보여 주고, 다 풀면 장별 결과가 나온다. '다시 풀기'로 처음부터 다시 풀 수 있다.
1. 수율 85%인 제품에서 출하 불량 50 DPPM을 맞추려 한다. 윌리엄스–브라운 식이 요구하는 결함 커버리지에 가장 가까운 것은?
약 95% 약 99% 약 99.97% 100%가 아니면 불가능
DL = 1 − Y^(1−T)에서 1 − T = ln(1 − 50×10⁻⁶)/ln 0.85 ≈ 3.1×10⁻⁴, 즉 T ≈ 99.97%다. 한 가지 폴트 모델로는 닿기 어려워 여러 테스트를 겹친다.
→ 01장 다시 보기 2. 10배 법칙에 따르면 같은 불량을 잡는 비용이 가장 작은 곳은?
웨이퍼 테스트 파이널 테스트 고객의 보드 완제품 현장
TB-7 기준 웨이퍼 $3, 파이널 $5, 보드 $50, 완제품 $500이다. 일찍 잡을수록 버리는 부가가치가 작다.
→ 01장 다시 보기 3. ATE 채널에서 DUT 출력 전압을 문턱과 비교해 0/1/Z를 판정하는 시점을 정하는 것은?
드라이버의 상승 엣지 액티브 로드의 전환 전압 DPS의 전류 한계 스트로브
비교기는 타이밍 생성기가 만든 스트로브 시점(또는 창)에 출력을 샘플링한다. 출력 지연 뒤, 다음 변화 전에 두어야 한다.
→ 02장 다시 보기 4. 누설 전류를 재기 위해 핀에 전압을 걸고 흐르는 전류를 측정하는 장치는?
타이밍 생성기 PMU 비교기 패턴 메모리
PMU(정밀 측정 장치)는 FVMI(전압 인가·전류 측정)와 FIMV를 한다. 연속성·누설 테스트의 도구다.
→ 02장 다시 보기 5. 웨이퍼 테스트에서 접촉 저항이 서서히 오르는 추세를 보일 때 가장 먼저 할 조치는?
가드밴드를 넓힌다 프로브 클리닝 주기를 당긴다 사이트 수를 늘린다 번인 시간을 늘린다
탐침 끝의 산화물·이물이 접촉 저항을 올린다. 클리닝 주기는 접촉 저항 추이로 정한다. 방치하면 연속성 불량으로 과잉 불량이 생긴다.
→ 03장 다시 보기 6. 멀티 사이트 수를 4에서 8로 늘렸는데 터치다운 시간이 거의 두 배가 되었다. 가장 그럴듯한 원인은?
프로브 카드가 무거워서 패턴 메모리가 부족해서 웨이퍼가 커져서 공유 자원(예: 직렬로 도는 측정) 때문에 멀티 사이트 효율이 낮아서
MSE가 낮으면 사이트를 늘려도 시간이 같이 는다. 아날로그 측정기나 전원 채널을 사이트끼리 나눠 쓰면 직렬화되어 효율이 떨어진다.
→ 03장 다시 보기 7. 5 nm급 TB-7에서 절대 IDDQ 한계 대신 ΔIDDQ를 쓰는 이유는?
다이마다 배경 누설이 커서 절대값으로는 결함 전류가 묻히기 때문에 IDDQ 측정이 너무 느려서 IDDQ는 아날로그 회로에만 쓰기 때문에 ΔIDDQ가 ATE 없이도 측정되기 때문에
상온 대기 누설이 약 30 mA로 크고 다이마다 흩어져, 결함 하나가 더하는 수십 µA가 묻힌다. 벡터 간 차이를 보면 배경이 상쇄된다.
→ 04장 다시 보기 8. DC 테스트를 보통 연속성 → 누설 → 전원 전류 순서로 하는 이유는?
뒤로 갈수록 측정이 정밀해서 법규로 정해져 있어서 단락·접촉 불량 칩에 큰 전원을 넣기 전에 걸러 장비와 칩을 보호하고 시간을 아끼려고 누설이 가장 중요한 항목이라서
접촉이 안 됐거나 전원 단락이 있으면 이후 측정은 무의미하고 위험하다. 값싼 검사로 먼저 걸러 내는 것이 원칙이다.
→ 04장 다시 보기 9. 고착 폴트 커버리지가 99.2%인데도 지연 결함이 새는 이유로 옳은 것은?
지연 결함은 존재하지 않아서 고착 폴트 커버리지가 100%가 아니어서 고착 폴트 패턴은 느린 속도로 돌아 타이밍 결함을 민감화하지 못하기 때문에 ATPG가 지연을 계산할 수 없어서
고착 테스트는 정적 논리값만 본다. 천이·경로 지연 폴트 모델과 실속도 테스트가 있어야 늦은 전환을 잡는다.
→ 05장 다시 보기 10. 셀 인식(cell-aware) 패턴을 추가하는 목적은?
표준 셀 내부의 트랜지스터 수준 결함을 잡으려고 스캔 체인 길이를 줄이려고 IDDQ 측정을 대신하려고 ATE 채널 수를 줄이려고
셀 경계(핀) 수준의 폴트 모델은 셀 안의 오픈·브리지를 놓친다. 셀 레이아웃을 시뮬레이션해 뽑은 폴트로 패턴을 더 만든다. 대가로 패턴이 약 20~30% 는다.
→ 05장 다시 보기 11. TB-7 스캔 시간(약 0.8 s)을 줄이려 할 때 시프트 주파수를 100 MHz 위로 올리지 못하는 주된 이유는?
ATE가 100 MHz까지만 지원해서 체인 수가 부족해서 LOC가 불가능해져서 많은 플립플롭이 동시에 토글하는 시프트 전력과 IR 강하 때문에
시프트 동안 토글률이 기능 동작보다 높아 전원망 전압이 떨어지고, 이것이 오판(과잉 불량)을 만든다. 그래서 압축으로 체인을 짧게 만든다.
→ 06장 다시 보기 12. 스캔 압축 100배(채널 50개로 내부 체인 5,000개)를 쓸 때 반드시 함께 다뤄야 하는 것은?
경계 스캔 셀 X(알 수 없는 값)가 컴팩터 결과를 오염시키지 않게 하는 X 마스킹 번인 보드 핸들러 인덱스 시간
컴팩터는 여러 체인 출력을 XOR로 합치므로 X 하나가 결과 전체를 알 수 없게 만든다. 마스킹이나 X 허용 컴팩터가 필요하다.
→ 06장 다시 보기 13. MBIST와 여분 행·열 리페어가 TB-7에 주는 효과로 옳은 것은?
번인을 대신한다 웨이퍼 수율을 약 82%에서 85%로 올린다 스캔 패턴 수를 줄인다 파이널 테스트를 없앤다
24 MB SRAM의 결함 일부를 예비 행·열로 고쳐 양품으로 만든다. 퓨즈 프로그래밍은 웨이퍼 테스트에서 하므로 WS를 생략하면 이 이득도 사라진다.
→ 07장 다시 보기 14. 16비트 MISR로 응답을 압축할 때 불량이 정상 시그니처로 보일(별칭) 확률은 대략?
1/16 1/256 1/1,000 약 2⁻¹⁶ ≈ 1.5×10⁻⁵
충분히 긴 무작위 오류열에 대해 n비트 MISR의 별칭 확률은 약 2⁻ⁿ이다.
→ 07장 다시 보기 15. TB-7에서 MBIST 제어기 40개, PLL 4개, 온도 센서 12개, ADC에 접근하는 방법으로 계획서에 정한 것은?
TAP 하나 뒤에 IEEE 1687(IJTAG) 망을 두고 SIB로 구간을 골라 접근한다 칩마다 별도 핀을 둔다 경계 스캔 셀을 내부에도 넣는다 SLT에서만 접근한다
TAP 하나로 재구성 가능한 망을 구성하면 필요한 계측기만 체인에 넣어 접근 시간을 줄인다.
→ 08장 다시 보기 16. TAP 제어기의 상태를 바꾸는 신호는?
TDI TDO TMS TRST만
TCK 상승 엣지에서 TMS 값에 따라 16개 상태 사이를 이동한다. TDI·TDO는 데이터 경로다.
→ 08장 다시 보기 17. 12비트 ADC의 INL·DNL을 사인파 히스토그램으로 잴 때 TB-7 계획서가 약 13만 샘플을 잡은 근거는?
ATE 메모리 크기 FFT 길이 제한 코드 4,096개에 코드당 평균 약 32개 샘플 샘플링 주파수의 2배
4,096 × 32 ≈ 13만. 코드당 샘플이 적으면 DNL 추정의 통계 오차가 커진다.
→ 09장 다시 보기 18. 16 Gb/s SerDes에서 BER 10⁻¹²를 신뢰도 95%로 직접 확인하지 않고 지터 주입·아이 마진 측정으로 대체한 이유는?
약 3×10¹² 비트가 필요해 레인당 약 190 s가 걸려서 BER은 루프백으로 잴 수 없어서 PRBS가 부족해서 ADC 테스트와 충돌해서
오류 0개로 95% 신뢰도를 얻으려면 약 3/BER 비트가 필요하다. 3×10¹² ÷ 16×10⁹ ≈ 190 s는 양산에서 받아들일 수 없다.
→ 09장 다시 보기 19. Vmin 측정 반복성 σ ≈ 5 mV인 TB-7에서 가드밴드를 0에서 15 mV로 넓히면?
유출과 과잉 불량이 모두 준다 유출이 늘어난다 아무것도 바뀌지 않는다 유출은 거의 사라지고 과잉 불량이 약 0.5~0.6% 생긴다
시험 한계를 안쪽으로 당기면 측정 잡음 때문에 합격하던 참 불량이 걸러지지만 띠 안의 양품을 버린다. 3σ 근처가 TB-7의 단점이다.
→ 10장 다시 보기 20. 게이지 R&R이 공차의 30%로 나왔다. 가장 적절한 판단은?
측정 시스템이 충분히 좋다 측정 시스템 개선이 먼저다. 이대로면 큰 가드밴드와 과잉 불량을 피할 수 없다 가드밴드를 0으로 줄여도 된다 번인을 늘리면 해결된다
보통 10% 이하가 바람직하고 30%면 측정 변동이 공차를 크게 잠식한다. 측정 잡음을 줄이는 것이 가드밴드를 넓히는 것보다 싸다.
→ 10장 다시 보기 21. 번인 125 °C·0.90 V, 사용 55 °C·0.75 V, Ea 0.7 eV, γ ≈ 10/V일 때 번인 2시간은 사용 몇 시간에 해당하나?
약 8시간 약 700시간 약 156시간 약 7,000시간
온도 가속 약 78배 × 전압 가속 약 4.5배 ≈ 350배이므로 2 h × 350 ≈ 700 h(약 1개월)다.
→ 11장 다시 보기 22. 모바일 TB-7이 전수 번인 대신 HVST와 표본 번인을 택한 가장 큰 이유는?
번인이 잠재 결함을 못 잡아서 HVST가 번인보다 항상 더 많이 잡아서 모바일 칩은 고온에서 동작하지 않아서 번인 비용(2시간만으로 개당 약 $0.08)이 개당 예산에 비해 너무 커서
개당 테스트 예산이 $0.25~0.30인데 번인은 보드·오븐 시간과 취급 비용이 크다. 양산 안정 후에는 HVST와 표본 감시로 충분하다고 판단했다.
→ 11장 다시 보기 23. 평균 3.0 GHz, σ 0.18 GHz인 Fmax 분포에서 빈 A(≥ 3.2 GHz)의 비율에 가장 가까운 것은?
약 13% 약 30% 약 50% 약 2%
(3.2 − 3.0)/0.18 ≈ 1.11σ, 위쪽 꼬리는 약 13%다. 같은 계산으로 빈 B는 약 74%, 빈 C는 약 13%다.
→ 12장 다시 보기 24. 모든 측정이 규격 안인데도 DPAT가 칩을 불합격시키는 이유는?
규격이 잘못 정해져서 ATE 오류를 보정하려고 같은 웨이퍼·로트 분포에서 크게 벗어난 칩은 잠재 결함을 품고 있을 확률이 높아서 수율을 일부러 낮추려고
이상치는 정상 집단과 다른 물리적 원인을 가질 가능성이 크다. 자동차 품질에서 특히 쓰며, 대가로 약간의 수율을 낸다.
→ 12장 다시 보기 25. 테스트 셀 원가 $250/h, WS 터치다운 4 s(4사이트), WS 수율 85%일 때 양품 다이당 WS 비용에 가장 가까운 것은?
약 $0.02 약 $0.28 약 $0.08 약 $1.0
4 s × $0.069/s ÷ 4 ≈ $0.069/다이, 양품 기준으로 ÷ 0.85 ≈ $0.08이다.
→ 13장 다시 보기 26. 사이트 수를 계속 늘려도 개당 비용이 어느 지점부터 거의 줄지 않는 이유가 아닌 것은?
사이트를 늘리면 결함 커버리지가 떨어져서 사이트마다 채널·전원 카드가 필요해 장비 단가가 오르므로 웨이퍼 가장자리에서 빈 사이트로 내리는 터치다운이 늘어서 멀티 사이트 효율이 100%가 아니어서
커버리지는 사이트 수와 무관하다. 효율 손실, 장비 단가 증가, 가장자리 손실이 수확 체감을 만든다.
→ 13장 다시 보기 27. 칩렛·HBM 적층에서 KGD가 특히 중요한 이유는?
적층 후에는 테스트가 불가능해서 STDF 형식 때문에 KGD가 번인을 대신하기 때문에 다이 하나가 불량이면 이미 붙인 다른 좋은 다이와 패키지까지 버리게 되어 누적 수율이 곱으로 떨어지기 때문에
다이 8개를 쌓으면 각 99%라도 누적 약 92%다. 패키지 전에 품질을 보증해야 비싼 이웃 다이를 지킨다.
→ 14장 다시 보기 28. 데이터센터 고객이 SDC(조용한 데이터 오염)를 우려할 때 테스트 흐름에서 강화할 곳으로 가장 적절한 것은?
연속성 테스트 실사용 작업량 SLT와 실속도·마진 테스트 입력 누설 로드보드 임피던스
SDC는 주로 특정 경로의 지연·마진 결함이 특정 연산에서만 드러나는 것이다. 구조적 테스트에 더해 실작업 SLT와 전압·주파수 마진 스크린이 효과적이다.
→ 14장 다시 보기 29. 실험실 기준안에서 SLT를 '표본'으로 바꾸면 DPPM이 크게 오른다. 표본 SLT의 성격으로 옳은 것은?
표본 SLT도 모든 칩의 불량을 같은 비율로 걸러 낸다 표본 검사는 감시 수단이라 표본에 들지 않은 칩의 불량은 걸러지지 않는다 표본 SLT는 전수보다 검출력이 높다 표본 SLT는 번인과 같다
5% 표본이면 개별 불량을 걸러 내는 효과도 약 5%뿐이다. 표본은 흐름이 건강한지 감시하는 도구이고, 스크린을 대신하지 못한다.
→ 15장 다시 보기 30. 파레토 프런티어 위에 있지 않은 테스트 계획이란?
목표를 만족하지 못하는 계획 가장 비싼 계획 번인이 없는 계획 같은 비용 이하로 DPPM이 더 낮은 다른 계획이 존재하는 계획
지배당하는 계획은 비용이나 품질 중 하나를 손해 보지 않고도 개선할 수 있다. 프런티어 위의 계획끼리는 비용과 품질을 맞바꿀 뿐이다.
→ 15장 다시 보기