Chapter 02

ATE: 테스트 장비의 구조

테스트는 칩에 신호를 넣고 응답을 재는 일이다. 그 일을 수천 개의 핀에서 동시에, 수십 피코초의 정확도로, 하루 24시간 쉬지 않고 해내는 기계가 자동 테스트 장비(Automatic test equipment, ATE)다. 한 대가 수십억 원에 이르고, 시간당 수백 달러의 원가로 돌아간다. 이 장은 ATE를 핀 하나의 채널까지 분해한다. 드라이버가 어떤 전압으로 비트를 쓰고, 비교기가 언제 어떤 문턱으로 비트를 읽는지, 타이밍 오차가 판정을 어떻게 흔드는지, 수억 개의 벡터를 어디에 담아 어떻게 실행하는지, 전원이 순간 전류를 얼마나 버티는지를 차례로 본다. 끝에서 TB-7을 시험할 장비의 사양을 정한다.

메인프레임, 테스트 헤드, 매니퓰레이터, DUT 보드, 프로버·핸들러의 역할과 연결을 설명한다.
핀 일렉트로닉스의 드라이버, 비교기, 액티브 로드, PMU가 각각 무엇을 하는지 말하고 직접 조작해 본다.
주기, 엣지, 타이밍 세트, 엣지 배치 정확도(EPA)와 지터의 관계를 안다.
NRZ·RZ·R1·SBC 파형 포맷과 엣지·윈도 스트로브를 구분하고, 스트로브 위치에 따른 판정을 1차원 셔무로 읽는다.
패턴 메모리, 시퀀서, 스캔 메모리의 구조와 TB-7 스캔 패턴이 차지하는 깊이를 계산한다.
DPS의 원격 감지와 디커플링이 전원 강하를 어떻게 막는지, 테스트 프로그램이 빈을 어떻게 정하는지 설명한다.

ATE 전체 구조

양산 테스트 셀은 크게 세 덩어리다. 테스터, 테스터를 칩에 잇는 인터페이스, 그리고 칩을 하나씩(또는 여러 개씩) 가져다 대는 프로버나 핸들러다. 테스터는 다시 넷으로 나뉜다.

메인프레임(Mainframe): 전원 공급, 냉각수 순환, 기준 클록 분배, 그리고 테스트 프로그램을 돌리는 제어 서버가 들어 있는 캐비닛이다. 바닥에 놓이고 움직이지 않는다.
테스트 헤드(Test head): 핀 일렉트로닉스 보드(채널 카드), 전원 카드(DPS), 아날로그·RF 계측기 카드가 꽂히는 무거운 상자다. 신호 경로를 짧게 하려고 칩 바로 위(또는 아래)에 둔다. 무게가 수백 kg에 이른다.
매니퓰레이터(Manipulator): 테스트 헤드를 들어 올려 프로버나 핸들러에 정확히 도킹시키는 기계 팔이다. 웨이퍼 테스트에서는 헤드를 뒤집어 프로버 위에 얹고, 파이널 테스트에서는 핸들러 옆에 세운다.
워크스테이션(Workstation): 엔지니어가 테스트 프로그램을 작성·디버그하고, 셔무와 파형을 보는 컴퓨터다. 양산에서는 운영자 화면과 데이터 수집(STDF)을 맡는다.

테스트 헤드와 칩 사이에는 제품마다 따로 만드는 인터페이스가 있다. 웨이퍼 테스트에서는 프로브 카드(Probe card), 파이널 테스트에서는 소켓이 꽂힌 로드보드(Load board, DUT board)다. 이 부분은 3장에서 자세히 다룬다. 시험받는 칩을 DUT(Device under test)라 부른다.

ATE 테스트 셀. 메인프레임은 바닥에, 테스트 헤드는 매니퓰레이터에 매달려 프로버 위에 도킹한다. 헤드 안의 채널 카드에는 핀마다 독립된 드라이버·비교기·타이밍 회로가 있다. 이 구조를 핀당 구조(Tester-per-pin)라 한다. 신호는 헤드 → 포고 핀 → 프로브 카드 → 탐침 → 다이의 범프로 간다.

채널 예산: 사이트당 핀 수와 멀티 사이트

테스터의 크기는 무엇보다 디지털 채널 수와 전원 채널 수로 정해진다. 테스트 헤드 하나에 채널이 1,024개 있고 칩 하나에 256개가 필요하다면 동시에 4개를 잴 수 있다. 이것이 멀티 사이트(Multi-site) 테스트다. 사이트가 많을수록 다이당 시간이 줄지만, 칩마다 필요한 채널을 줄여야 사이트를 늘릴 수 있다. 그래서 칩은 모든 핀을 테스터에 잇지 않는다. 스캔 압축(6장)은 내부 체인 5,000개를 스캔 채널 50개로 줄이고, IEEE 1149.1·1687(8장)은 수십 개의 내장 계측기를 핀 4~5개로 부른다. 이런 기법을 핀 수 축소 테스트(Reduced pin-count test)라 한다.

TB-7 신호군 (사이트당)	채널	비고
스캔 입력·출력	100	스캔 채널 50쌍, 시프트 100 MHz
기능 I/O (GPIO·메모리 인터페이스 일부)	96	최대 1.6 Gb/s, 나머지 I/O는 루프백·경계 스캔
클록·기준 클록	6	PLL 기준 입력, 관측용 클록 출력
JTAG(TCK·TMS·TDI·TDO·TRST)	5	IJTAG 네트워크 진입점
리셋·테스트 모드·기타 제어	9
DC 전용·여유	40	연속성·누설 전용 핀, 디버그 여유
합계	256	전원(DPS)은 별도 8채널

GAME

채널 예산 짜기: 다이당 테스트 비용을 최소로

스캔 채널(쌍) 기능 I/O 채널

사이트 수

테스터 구성

사이트당 채널 / 테스터 한도—

터치다운 시간—

시간당 다이—

다이당 테스트 비용—

판정—

해볼 것: ① 기본값(스캔 50쌍, 기능 I/O 96, 4사이트)이 TB-7의 계획이다. 다이당 약 $0.08이 나온다. ② 사이트를 8로 늘려 보자. 채널이 모자란다. 기능 I/O를 줄이거나 큰 구성으로 바꿔야 한다. 큰 구성은 시간당 원가가 비싸다. ③ 스캔 채널을 늘리면 (압축 100배를 유지한 채) 내부 체인이 짧아져 스캔 시간이 줄지만 사이트당 채널이 는다. 아래 막대에서 사이트 수별 비용을 비교하며 최소 비용 조합을 찾아보자. ④ 사이트를 늘리면 테스트 셀 비용은 줄지만 프로브 카드가 급격히 비싸진다. (스캔 시간 = 4만 패턴 × 체인 길이(100,000/스캔 채널) ÷ 100 MHz, 나머지 테스트 약 2.8 s 고정. 프로브 카드 가격은 $30k × 사이트 수^1.5, 수명 100만 터치다운으로 상각. 멀티 사이트 효율은 사이트가 하나 늘 때마다 약 3%씩 떨어진다고 가정. 프로버 인덱스 0.5 s. 시간당 원가 $250(표준)·$330(큰 구성). 사이트당 DPS 8채널 필요.)

핀 일렉트로닉스

테스터의 핵심은 핀 하나를 맡는 회로, 핀 일렉트로닉스(Pin electronics, PE)다. 채널마다 똑같은 회로가 하나씩 있고, 그 회로는 핀이 입력일 때와 출력일 때, 그리고 아날로그 측정을 할 때 서로 다른 부품을 쓴다.

드라이버(Driver): DUT의 입력 핀에 1과 0을 쓴다. 1일 때의 전압 VIH, 0일 때의 전압 VIL을 프로그램한다. 출력 임피던스는 전송선에 맞춰 50 Ω이다. 출력을 끄면(Hi-Z) 핀을 놓아준다.
비교기(Comparator): DUT의 출력 전압을 두 문턱 VOH와 VOL로 읽는다. 전압이 VOH보다 높으면 H, VOL보다 낮으면 L, 둘 사이면 중간(M, 또는 Z)이다. 비교기 두 개가 짝을 이룬다.
액티브 로드(Active load): DUT 출력에 정해진 전류 IOH(끌어냄)와 IOL(밀어 넣음)을 걸어 출력 드라이버의 세기를 시험하고, 출력이 꺼진(Hi-Z) 순간에는 핀을 기준 전압 VREF로 끌어 중간 레벨을 만든다. 다이오드 브리지와 두 전류원으로 만든다.
PMU(Parametric measurement unit): 정밀 DC 측정기다. 전압을 걸고 전류를 재거나(FVMI, Force voltage measure current) 전류를 흘리고 전압을 잰다(FIMV). 연속성·누설·출력 레벨 측정(4장)에 쓴다. 채널마다 하나 있는 경우(PPMU)와 여러 채널이 공유하는 경우가 있다.
릴레이(Relay): 위 회로들을 핀에 붙였다 뗐다 한다. 기계식은 느리고(수 ms) 수명이 있어 테스트 시간과 정비 주기에 영향을 준다.

핀 일렉트로닉스 한 채널. 드라이버는 50 Ω 저항을 거쳐 전송선을 구동하고, 비교기 한 쌍은 같은 노드의 전압을 두 문턱으로 읽는다. 액티브 로드와 PMU는 릴레이와 스위치로 필요할 때만 붙는다. 이 채널이 사이트마다 256개, 헤드 하나에 1,000~2,000개 들어간다.

비교기의 판정은 두 비트다. VOH 비교기와 VOL 비교기의 결과를 묶어 H, L, M 세 가지 상태가 나오고, 패턴에 적힌 기대값과 맞춰 본다. 기대값은 보통 다섯 가지다. H(VOH 이상이어야 함), L(VOL 이하여야 함), Z 또는 M(둘 사이여야 함, 출력이 꺼진 상태), X(보지 않음), 그리고 드라이브 문자 0, 1이다. 판정이 기대와 다르면 그 사이클과 핀이 실패 메모리(Fail memory, capture memory)에 기록된다. 스캔 진단(5장)은 이 기록을 읽어 결함 위치를 추정한다.

왜 문턱이 둘인가? 출력이 1을 내야 할 때 "VOL보다 높다"만 확인하면, 출력이 중간 전압에 머무는 약한 드라이버나 끊어진 출력(액티브 로드가 VREF로 끌어 놓은)도 1로 통과한다. 1은 VOH 이상, 0은 VOL 이하라는 두 조건을 따로 확인해야 출력 레벨 결함과 Hi-Z 상태를 가를 수 있다. 액티브 로드가 IOH·IOL을 걸어 놓으면 출력 드라이버가 사양 전류를 끌면서도 VOH·VOL을 지키는지까지 기능 테스트 도중에 확인된다.

$$V_\text{out,H} = V_\text{DDIO} - I_\text{OH}\,R_\text{out}, \qquad V_\text{out,L} = I_\text{OL}\,R_\text{out}$$

DUT 출력 드라이버를 저항 $R_\text{out}$으로 근사한 것. 1.8 V I/O, $R_\text{out} \approx 40\ \Omega$, $I_\text{OH} = 4$ mA이면 출력 1은 약 1.64 V다. 드라이버 트랜지스터 일부가 끊겨 $R_\text{out}$이 200 Ω이 되면 1.0 V로 내려가 VOH 1.35 V를 지키지 못한다.

SIMULATOR

핀 일렉트로닉스: 한 채널을 직접 조작한다

모드

DUT 상태

VIH VIL VOH VOL IOH = IOL VREF PMU 강제값

판정—

실패 사이클—

측정값—

활성 회로—

설명—

해볼 것: ① DUT를 "약한 출력 드라이버"로 바꾸고 "비교"와 "비교 + 액티브 로드"를 번갈아 보자. 부하 없이 재면 통과하지만, 액티브 로드가 4 mA를 걸면 출력 1이 VOH 아래로 내려가 M으로 읽힌다. IOH를 0으로 내리면 다시 통과한다. ② "비교" 모드의 Z 기대 사이클은 액티브 로드가 없으면 핀이 떠서 무작위로 H나 L로 읽힌다. "비교 + 액티브 로드"로 바꾸면 VREF로 끌려 M이 된다. ③ VOH를 VOL 아래로 내리면 어떻게 되는가? 문턱 설정 오류로 좋은 칩이 떨어진다. ④ "PMU FIMV"에서 −100 µA 근처를 흘리면 입력 보호 다이오드가 약 −0.6 V로 켜진다. "핀 오픈"이면 전압이 PMU의 제한 전압(−1.5 V)까지 가고, "GND 단락"이면 0 V다. 이것이 연속성 테스트다(4장). (1.8 V I/O, 출력 저항 40 Ω(약한 드라이버 200 Ω), 측정 잡음 σ 25 mV, 보호 다이오드 포화 전류 10 pA·이상 계수 1.5의 교육용 모델. 실제 PE는 드라이버·비교기·로드의 대역과 반사까지 고려해야 한다.)

타이밍: 주기, 엣지, 타이밍 세트

디지털 테스트는 사이클(Cycle, period) 단위로 진행된다. 테스터는 매 사이클 패턴 메모리에서 한 줄(벡터)을 읽어 핀마다 무엇을 할지 정한다. 드라이브 핀이라면 "언제 어떤 값으로 바꿀지", 비교 핀이라면 "언제 어떤 값을 기대할지"다. 그 "언제"를 정하는 것이 채널마다 있는 타이밍 생성기(Timing generator)이고, 그것이 만드는 시각 표식을 엣지(Edge)라 한다.

드라이브 엣지: D0(드라이버 켜기), D1(데이터 적용), D2(복귀, RZ류 포맷), D3(드라이버 끄기). 사이클 시작으로부터의 지연으로 프로그램한다.
비교 엣지: R0(스트로브 또는 윈도 시작), R1(윈도 끝). 이 순간의 비교기 출력을 기대값과 맞춘다.

엣지 값 묶음에 이름을 붙인 것이 타이밍 세트(Timing set, time set)다. 벡터마다 타이밍 세트를 고를 수 있어서, 스캔 시프트는 느긋한 10 ns 주기의 세트로, 실속도 캡처나 고속 I/O는 짧은 주기의 세트로 바꿔 가며 돈다. 전압 조건을 묶은 레벨 세트(Level set)와 함께 테스트 조건을 이룬다.

한 사이클의 엣지. 드라이버는 D1에서 입력을 바꾸고, DUT는 지연 $t_{pd}$ 뒤에 출력을 바꾸며, 비교기는 R0에서 그 값을 읽는다. 스트로브는 출력이 안정된 구간 안에 있어야 하고, 그 위치의 오차(엣지 배치 정확도)만큼 여유가 필요하다.

엣지 배치 정확도와 지터

프로그램한 엣지가 실제로 DUT 핀에 도착하는 시각에는 오차가 있다. 채널마다 케이블·보드 배선 길이가 다르고, 온도에 따라 지연이 바뀌고, 회로 잡음이 매번 조금씩 흔든다. 테스터는 채널마다 경로 지연을 재서(TDR) 보정하는 디스큐(Deskew, calibration)를 하지만, 보정 후에도 남는 최대 오차를 엣지 배치 정확도(Edge placement accuracy, EPA)라 부르고 ±값으로 표기한다. 모든 채널, 모든 엣지, 모든 조건에서의 최악값이다. 매 사이클 무작위로 흔들리는 부분은 따로 지터(Jitter)라 하고 RMS로 표기한다.

$$\text{DVW} = T - (t_{pd,\max} - t_{pd,\min}) - J_{pp}, \qquad \text{여유} = \text{DVW} - 2\,\text{EPA}$$

DVW: DUT 출력의 데이터 유효 창(Data valid window). $T$: 주기, $t_{pd}$: 출력 지연의 범위(공정·전압·온도에 따른 다이 간 차이), $J_{pp}$: 지터의 피크–피크. 스트로브는 DVW 안에 들어가야 하고, 테스터의 EPA가 양쪽 여유를 깎는다. TB-7의 1.6 Gb/s I/O: $T = 625$ ps, $t_{pd}$ 범위 120 ps, $J_{pp}$ 40 ps → DVW ≈ 465 ps. EPA ±100 ps를 빼도 약 265 ps가 남는다.

EPA는 테스터 가격을 가장 크게 좌우하는 사양 가운데 하나다. ±100 ps 급은 일반적인 SoC 테스터로 충분하지만 ±25 ps 급은 고급 장비가 필요하다. TB-7은 CPU 코어의 3.2 GHz 실속도를 외부 핀으로 재지 않는다. 내부 PLL이 만든 빠른 클록으로 스캔 캡처를 하므로(6장) 테스터는 기준 클록과 시프트만 정확하면 된다. 그래서 1.6 Gb/s, ±100 ps면 된다. 반면 16 Gb/s SerDes는 주기가 62.5 ps라 어떤 디지털 채널로도 직접 잴 수 없고, 칩 안의 루프백과 BIST로 잰다(9장).

파형 포맷

같은 데이터 비트열이라도 한 사이클 안에서 어떤 모양으로 내보내느냐가 다르다. 이 모양을 파형 포맷(Waveform format, data format)이라 한다. 포맷은 엣지 D1, D2를 어떻게 쓰는지로 정의된다.

NRZ(Non-return to zero): D1에서 데이터 값으로 바꾸고 사이클 끝까지 유지한다. 데이터·주소 핀의 기본 포맷이다. 같은 값이 이어지면 천이가 없다.
RZ(Return to zero): 데이터가 1이면 D1에서 1로 올렸다가 D2에서 0으로 돌아온다. 0이면 계속 0이다. 1이 이어지는 패턴을 그대로 클록으로 만들 수 있어 클록·스트로브 신호에 쓴다(상승 엣지 클록).
R1(Return to one): RZ의 반대. 데이터가 0이면 D1에서 0으로 내렸다가 D2에서 1로 돌아온다. 액티브 로우 신호(칩 선택, 쓰기 활성)에 쓴다.
SBC(Surround by complement): 사이클 시작에 데이터의 반대 값, D1~D2 사이에 데이터, D2 이후에 다시 반대 값을 낸다. 매 사이클 엣지가 두 번 생겨, 입력의 셋업·홀드 시간을 양쪽에서 동시에 시험하는 데 쓴다.

네 가지 포맷, 같은 데이터 1 0 1 1. NRZ는 값이 같으면 천이가 없고, RZ는 1마다 펄스를, R1은 0마다 음의 펄스를, SBC는 매 사이클 반대 값 사이에 데이터를 끼운다. 포맷은 핀별로, 타이밍 세트별로 정한다.

SIMULATOR

파형 포맷 생성기: 비트를 눌러 파형을 만든다

위쪽 비트 칸을 눌러 0/1을 바꾼다

포맷

D1 (주기 대비) D2 (주기 대비)

데이터 레이트

주기—

천이 수 (16사이클)—

가장 짧은 펄스—

상태—

해볼 것: ① "모두 1"을 누르고 NRZ와 RZ를 비교하자. NRZ는 평평한 직선이고 RZ는 클록이 된다. ② RZ에서 D2를 D1 쪽으로 당기면 펄스가 좁아진다. 1.6 Gb/s에서 펄스 폭이 드라이버 상승 시간(약 120 ps)의 두 배보다 좁아지면 펄스가 다 올라가지 못하고 뭉개진다. ③ SBC는 천이 수가 가장 많다. 엣지가 많을수록 전원 잡음과 소비 전력이 늘어난다. (드라이버 10–90% 상승 시간 120 ps, 50 Ω 전송선의 반사는 무시. 파형은 DUT 핀에서 본 이상적인 모양에 상승 시간만 더한 것이다.)

스트로브: 언제 읽을 것인가

출력을 읽는 방식은 둘이다. 엣지 스트로브(Edge strobe)는 사이클 안의 한 순간(R0)에 비교기 출력을 표본으로 잡는다. 회로가 단순하고 가장 흔하다. 윈도 스트로브(Window strobe)는 R0부터 R1까지의 구간 내내 출력이 기대값을 유지하는지 확인한다. 구간 안에서 한 번이라도 글리치가 나면 실패다. 출력이 안정되어야 하는 시간 자체를 보증해야 할 때 쓴다.

엣지와 윈도. 같은 출력이 엣지 스트로브로는 통과하고 윈도 스트로브로는 실패한다. 윈도 스트로브는 비교기 출력을 구간 동안 계속 감시하는 래치가 필요하다.

스트로브 위치는 DUT의 출력 지연과 테스터의 타이밍 오차 사이에서 정한다. 너무 이르면 이전 사이클의 값을 읽고, 너무 늦으면 다음 사이클의 값으로 바뀐 뒤를 읽는다. 특성 평가에서는 스트로브를 사이클 처음부터 끝까지 옮기며 통과·실패를 기록한다. 이것이 1차원 셔무(Shmoo)다. 통과 구간의 폭이 데이터 유효 창이고, 양산 스트로브는 그 한가운데에 둔다. 전압이나 주파수를 함께 바꾸면 2차원 셔무가 된다(10장).

SIMULATOR

스트로브와 타이밍 정확도: 1차원 셔무

스트로브 위치 R0 엣지 배치 정확도 ±EPA DUT 지터 (RMS) 윈도 폭 (윈도 모드)

스트로브 방식

이 위치의 실패율 (200사이클)—

통과 구간 폭—

양쪽 여유—

이 다이의 tpd—

해볼 것: ① "셔무 실행"을 누르면 스트로브가 사이클을 훑으며 위치마다 통과(초록)·실패(빨강)를 칠한다. 통과 구간이 데이터 유효 창이다. ② EPA를 ±200 ps로 키우고 다시 셔무를 돌려 보자. 통과 구간이 양쪽에서 깎인다. ③ 스트로브를 통과 구간의 가장자리에 두면 실패율이 0과 100% 사이에서 흔들린다. 같은 다이가 재테스트할 때마다 결과가 바뀌는 "플리커"다. ④ 윈도 모드에서 윈도를 넓히면 통과 구간이 윈도 폭만큼 좁아진다. ⑤ "다른 다이"는 출력 지연이 다른 다이를 꺼낸다. 한 다이에 맞춘 스트로브가 다른 다이에서는 가장자리일 수 있다. (주기 1,250 ps(800 Mb/s), DUT 출력 지연은 다이마다 평균 400 ps·σ 40 ps, 사이클마다 지터 가우스, 테스터 스트로브 오차는 ±EPA 안의 균등 분포로 가정. 무작위 데이터에서 천이가 있는 사이클만 판정에 영향을 준다.)

패턴 메모리와 시퀀서

테스트 패턴은 벡터의 긴 목록이다. 벡터 한 줄은 그 사이클에 모든 핀이 할 일(0, 1, H, L, Z, X)과 쓸 타이밍 세트를 담는다. TB-7의 스캔 테스트만 해도 패턴 4만 개 × 시프트 2,000사이클 = 8,000만 사이클이다. 이것을 그대로 펼쳐 핀 256개짜리 벡터로 저장하면 사이트당 약 20 Gbit가 필요하다. 테스터는 두 가지 방법으로 이를 줄인다.

시퀀서(Sequencer, pattern controller): 벡터 메모리를 순서대로 읽는 대신 간단한 명령을 실행한다. RPT n(같은 벡터를 n번), LOOP(구간 반복), CALL/RET(서브루틴), MATCH(조건이 맞을 때까지 대기, 예: PLL 잠금), HALT. PLL이 잠기기를 기다리는 2,000사이클은 벡터 한 줄과 RPT 명령 하나면 된다.
스캔 메모리(Scan memory, deep serial memory): 스캔 시프트 동안 대부분의 핀은 변하지 않고 스캔 입력·출력 핀만 비트를 흘린다. 그래서 스캔 핀에는 비트 하나씩 깊게 쌓는 별도 메모리를 두고, 나머지 핀은 시프트 루프 하나로 처리한다. TB-7의 스캔 채널 하나는 8,000만 비트(입력)와 8,000만 기대 비트(출력)를 쓴다.

벡터 메모리, 시퀀서, 스캔 메모리. 시퀀서가 벡터 메모리의 명령을 해석해 반복과 호출을 처리하고, SHIFT 구간에서는 스캔 메모리에서 비트를 흘린다. ATPG 도구가 STIL(IEEE 1450) 같은 표준 형식으로 내놓은 패턴을 테스터 형식으로 바꾸는 과정을 패턴 변환이라 한다.

SIMULATOR

패턴 시퀀서 단계 실행

스캔 패턴 수 체인 길이(시프트 사이클) 시프트 주파수

실행 사이클—

테스트 시간—

스캔 메모리 깊이(채널당)—

펼쳤을 때 벡터 메모리—

해볼 것: ① "한 명령 실행"을 여러 번 눌러 PC(프로그램 카운터)와 루프 카운터가 어떻게 움직이는지 보자. LOOP를 만나면 PAT 레이블로 돌아간다. ② "끝까지 실행"은 루프를 계산으로 건너뛴다. 실행 사이클이 약 8,000만, 시간이 약 0.8 s다. ③ 체인 길이를 두 배로 하면 시간과 스캔 메모리가 두 배가 된다. 압축을 덜 해 체인이 길어지면 무엇이 문제인지 느껴 보자. ④ 펼쳤을 때의 벡터 메모리와 실제 명령 줄 수를 비교하자. (사이트당 핀 256개, 스캔 채널 50개. 캡처 2사이클은 실속도 타이밍 세트로 실행된다고 단순화.)

패턴 메모리 깊이는 테스터 사양표의 주요 항목이다. TB-7 스캔 패턴만 채널당 8,000만 사이클이고, 메모리 BIST 제어 패턴, 기능 패턴, 전압·온도 조건별 변형, 진단용 패턴까지 함께 올려 두어야 프로그램을 바꿀 때 다시 불러오는 시간이 없다. 그래서 TB-7은 사이트당 1 Gvector 이상을 요구한다. 패턴을 메모리에 올리는 데만 수 분이 걸리므로 양산 중에는 패턴을 바꾸지 않는다.

DPS: 칩에 전원을 대는 일

칩에 전원을 대는 것은 쉬워 보이지만 테스트에서 가장 까다로운 부분 가운데 하나다. 테스터의 전원 채널을 DPS(Device power supply)라 한다. DPS는 전압을 정밀하게 걸고, 흐르는 전류를 µA에서 수십 A까지 여러 범위로 재며, 전류가 한도를 넘으면 즉시 제한(클램프)해 탐침과 칩을 보호한다. TB-7의 코어는 0.75 V에서 대기 전류 약 30 mA, 실속도 스캔 캡처 순간에는 수 A에서 10 A 가까이를 끌어간다. 사이트당 DPS 8채널은 코어(여러 채널을 묶어서), SRAM, I/O 1.8 V, PLL·SerDes·ADC 아날로그 전원에 나뉜다.

문제는 DPS와 칩 사이의 거리다. 케이블, 릴레이, 보드 배선, 탐침을 거치는 경로에는 수십 mΩ의 저항과 수십 nH의 인덕턴스가 있다. 10 A가 20 mΩ을 지나면 200 mV가 떨어진다. 0.75 V 코어에 0.55 V만 걸리는 셈이다. 이것을 막는 방법이 원격 감지(Remote sense, Kelvin connection)다. 전류가 흐르는 굵은 포스 선과 별도로, 전류가 거의 흐르지 않는 가는 센스 선을 DUT 바로 옆까지 끌어와 그곳의 전압을 재고, DPS가 그 전압이 설정값이 되도록 출력을 올린다. 경로의 정적 전압 강하가 사라진다.

포스·센스 연결. 센스 선이 DUT 바로 옆의 전압을 되먹임해 포스 경로의 IR 강하를 보상한다. 그러나 오차 증폭기의 대역(수십 kHz)보다 빠른 전류 변화에는 따라가지 못하므로, 그 몫은 프로브 카드·로드보드의 디커플링 커패시터가 맡는다.

원격 감지에도 한계가 있다. DPS의 되먹임 루프는 대역이 수십 kHz라, 스캔 캡처처럼 수 ns 만에 전류가 뛰는 사건에는 반응하지 못한다. 그 순간의 전류는 DUT 가까이 놓인 디커플링 커패시터(Decoupling capacitor)가 공급하고, 커패시터와 경로 인덕턴스가 만드는 공진이 전압을 출렁이게 한다. 강하의 크기는 대략

$$\Delta V \approx \Delta I \sqrt{L/C} + \Delta I \cdot R_\text{ESR}$$

$\Delta I$: 전류 계단, $L$: 커패시터에서 DUT까지(와 DPS까지) 경로 인덕턴스, $C$: 디커플링 용량, $R_\text{ESR}$: 커패시터의 등가 직렬 저항. $\Delta I = 6$ A, $L = 20$ nH, $C = 100$ µF이면 약 85 mV. TB-7 코어의 여유는 0.75 − 0.70 = 50 mV뿐이다.

전원이 테스트 도중 사용 범위 아래로 내려가면 좋은 칩이 떨어진다. 실속도 스캔에서 이런 과잉 불량이 자주 생기는데, 원인이 칩이 아니라 테스트 환경이라 찾기 어렵다. 그래서 전원 무결성은 테스트 프로그램과 함께 설계한다. 전원 강하가 심하면 캡처 순간의 스위칭 수를 줄이는 저전력 패턴(6장)을 쓰거나, 디커플링을 늘린다.

SIMULATOR

DPS 전원 강하: 스캔 캡처 순간을 버텨라

캡처 전류 계단 ΔI 디커플링 C DPS 루프 대역 포스 경로 저항 원격 감지(Kelvin)

최저 전압—

최대 강하—

정상 상태 전압(부하 중)—

판정 (0.70–0.80 V)—

해볼 것: ① 원격 감지를 끄면 부하가 걸린 동안 전압이 I×R만큼 계속 낮게 머문다. 6 A × 20 mΩ = 120 mV. ② 원격 감지를 켜면 정상 상태는 0.75 V로 돌아오지만 계단 직후의 출렁임은 남는다. 디커플링 C를 늘려 최저 전압을 0.70 V 위로 올려 보자. ③ 루프 대역을 높이면 회복이 빨라지지만 너무 높이면 공진과 겹쳐 출렁임이 오래 간다. ④ ΔI를 10 A로 올리면 어떤 조합이 통과하는가? (DPS를 대역이 제한된 적분형 제어기로, 경로를 R–L, 디커플링을 C + ESR 2 mΩ으로 둔 회로를 10 ns 간격으로 수치 적분했다. 대기 2 A에서 10 µs에 ΔI 계단(상승 50 ns), 30 µs 동안 유지. 경로 인덕턴스 20 nH.)

테스트 프로그램의 구조

ATE를 움직이는 소프트웨어가 테스트 프로그램(Test program)이다. 제품 하나, 테스트 단계 하나(웨이퍼·파이널)마다 하나씩 있다. 구성은 장비마다 이름이 다르지만 뼈대는 같다.

레벨(Levels): 전원 전압, VIH/VIL, VOH/VOL, IOH/IOL, VREF의 묶음. 공칭·최소·최대 조건을 따로 둔다.
타이밍(Timing): 주기와 엣지의 묶음(타이밍 세트). 핀별 파형 포맷도 여기서 정한다.
패턴(Patterns): 벡터와 시퀀서 명령. ATPG·MBIST 도구가 만든 것을 변환해 쓴다.
테스트 스위트(Test suite, test instance): 위 셋을 하나씩 고르고, 측정 방법(기능·DC·아날로그)과 한계값을 붙인 실행 단위. "스캔 고착, 공칭 전압"이 하나의 스위트다.
테스트 플로(Test flow): 스위트를 실행하는 순서와 분기. 실패하면 어느 빈으로 보낼지, 다음으로 갈지 멈출지를 정한다.
빈 할당(Binning): 실패한 스위트마다 소프트 빈(세부 원인)을 찍고, 이를 핸들러·프로버가 물리적으로 분류하는 하드 빈(몇 개의 큰 범주)으로 묶는다(12장).

테스트 프로그램의 계층. 같은 패턴을 다른 레벨(최소 전압)이나 다른 타이밍(빠른 주기)과 묶으면 다른 스위트가 된다. 스위트 수는 보통 수백 개다.

양산 플로는 대개 첫 실패에서 멈춘다(Stop on first fail). 불량 다이에 시간을 더 쓸 이유가 없기 때문이다. 그래서 테스트 순서가 테스트 시간을 정한다. 싸고 빠르면서 실패율이 높은 스위트를 앞에 두면 불량 다이가 일찍 빠진다. 또 앞 스위트가 뒤 스위트의 전제가 되도록 둔다. 접촉이 안 된 다이에 스캔을 돌리면 의미가 없고, 전원이 단락된 다이에 실속도 스캔을 돌리면 탐침이 탄다. 멀티 사이트에서는 한 사이트가 실패하면 그 사이트만 꺼지고 나머지 사이트는 계속 진행하므로, 터치다운 시간은 가장 늦게 끝나는 사이트가 정한다.

SIMULATOR

테스트 프로그램 실행: 다이 하나의 3.5초

실패 처리

순서

이 다이의 빈—

이 다이의 테스트 시간—

평균 시간 / 수율—

실행한 다이—

해볼 것: ① "다이 하나 실행"을 여러 번 눌러 보자. 커서가 스위트를 지나며 통과(초록)·실패(빨강)를 찍고, 실패하면 그 자리에서 멈춰 빈이 정해진다. ② "1,000개 실행"으로 빈 분포와 평균 시간을 보자. ③ "끝까지 실행"으로 바꾸면 수율은 같은데 평균 시간이 는다. 불량 분석용 재시험이 이 방식이다. ④ "느린 것 먼저"는 MBIST를 맨 앞에 둔다. 불량 다이의 평균 시간이 늘고, 접촉 불량 다이가 메모리 불량으로 찍힌다. (스위트별 시간과 독립 실패 확률을 정한 교육용 값. 빈 번호와 색은 책 전체의 하드 빈 정의를 따른다. 혼성 신호·속도 빈 스위트는 TB-7의 최종 흐름에서는 파이널 테스트로 옮겨 간다(14장).)

ATE의 종류

ATE는 시험하는 칩의 종류에 따라 갈래가 나뉜다. 구조의 뼈대(핀 일렉트로닉스, 타이밍, 패턴, 전원)는 같지만 무엇에 돈을 쓰는지가 다르다.

디지털·SoC 테스터: 핀당 구조, 수천 채널, 채널당 1.6~수 Gb/s, 깊은 스캔 메모리. 아날로그·고속 I/O 계측기 카드를 섞어 혼성 신호 SoC를 한 번에 잰다. TB-7은 이 종류다.
메모리 테스터: 칩 하나의 핀 수는 적지만 한 번에 수백에서 천 개 이상을 잰다. 드라이버를 여러 DUT가 공유하고, 주소·데이터 패턴을 계산해 만드는 알고리즘 패턴 생성기(ALPG)와 실패 비트로 여분 행·열을 배정하는 리던던시 분석기가 핵심이다(7장).
혼성 신호 테스터: 고해상도 파형 발생기(AWG)와 디지타이저, 정밀 DC 계측기에 비중을 둔다. 전력 관리 IC, 오디오 코덱, 센서 인터페이스용이다(9장).
RF 테스터: 벡터 신호 발생기·분석기와 RF 스위치 매트릭스. 사이트 수가 적고 소켓·보드의 RF 경로 보정이 중요하다.
SLT 랙: 테스터라기보다 실제 보드를 수백 슬롯 꽂아 둔 선반이다. 슬롯당 원가가 싸서 개당 수 분의 테스트도 감당한다(14장).

ATE의 지형도(개략). 위치는 대략의 자릿수만 보인다. 핀당 속도와 동시 측정 수를 함께 높이면 장비 가격이 급격히 오른다. 메모리 테스터는 병렬성에, RF·SoC 테스터는 핀당 성능에, SLT는 싼 슬롯 수에 돈을 쓴다.

종류	채널·계측기	병렬성	핵심 사양	대표 제품
디지털·SoC	수천 디지털 채널 + 아날로그 카드	1–32 사이트	데이터 레이트, EPA, 스캔 메모리 깊이, DPS 전류	AP·GPU·네트워크 칩
메모리	공유 드라이버, ALPG, 리던던시 분석기	수백–천+	병렬 수, 패턴 속도, 리페어 분석 시간	DRAM·NAND
혼성 신호	AWG·디지타이저(16–24비트), 정밀 DC	4–64 사이트	해상도, 잡음 바닥, 동기 샘플링	PMIC·코덱·센서 IF
RF	VSG·VSA, 스위치 매트릭스	1–8 사이트	주파수 범위, 위상 잡음, 경로 보정	RF 송수신기·FEM
SLT	실제 시스템 보드	수백–수천 슬롯	슬롯당 원가, 열 제어, 자동화	모바일 AP, 서버 CPU

시간당 원가로 생각하기

ATE의 가격은 장비마다 크게 다르지만, 테스트 엔지니어가 쓰는 숫자는 "테스트 셀 시간당 원가"다. 장비 감가상각, 프로버·핸들러, 클린룸 면적, 인건비, 소모품을 모두 더해 시간으로 나눈 값으로, TB-7의 테스트 셀은 약 $250/h, 초당 약 $0.07이다. 테스트 시간 1초를 줄이는 것이 다이마다 몇 센트를 아끼는 일이고, 연간 1,000만 개라면 수십만 달러다(13장).

TB-7 테스트 계획

TB-7 TEST PLAN테스트 계획서 · 2장

사이트당 256채널, 1.6 Gb/s, ±100 ps, DPS 8채널, 1 Gvector

1장의 흐름 초안을 돌릴 장비를 정한다. 디지털 채널은 스캔 채널 50쌍(100), 기능 I/O 96, 클록 6, JTAG 5, 제어 9, DC 전용·여유 40을 더해 사이트당 약 256개다. 1,024채널 테스트 헤드로 웨이퍼 테스트 4사이트가 들어간다. 최대 데이터 레이트는 기능 I/O의 1.6 Gb/s면 충분하다. CPU의 3.2 GHz는 칩 안의 PLL 클록으로 재고, 16 Gb/s SerDes는 루프백으로 재기 때문이다. 1.6 Gb/s의 주기 625 ps에서 데이터 유효 창은 약 465 ps이므로 엣지 배치 정확도 ±100 ps로 양쪽에 여유가 남는다.

전원은 사이트당 DPS 8채널(코어는 여러 채널을 묶어 최대 약 10 A), 원격 감지 필수, 프로브 카드에 코어용 디커플링 수백 µF 이상. 패턴 메모리는 스캔만 채널당 8,000만 사이클이고 기능·MBIST·조건별 변형을 함께 올려 두어야 하므로 사이트당 1 Gvector 이상. 이 구성에서 웨이퍼 터치다운은 약 4 s, 다이당 테스트 비용은 약 $0.07–0.08이다.

이 장의 결정디지털 채널 사이트당 약 256개(스캔 50쌍 + 기능 I/O + JTAG + 클록), 최대 1.6 Gb/s, EPA ±100 ps, DPS 8채널(코어 최대 약 10 A), 패턴 메모리 사이트당 1 Gvector 이상.

근거 숫자스캔 4만 패턴 × 2,000사이클 = 8×10⁷ 사이클, 100 MHz에서 0.8 s. DVW ≈ 625 − 120 − 40 = 465 ps. 10 A × 20 mΩ = 200 mV 강하 → 원격 감지. 테스트 셀 $250/h.

남은 문제사이트당 2,800개의 접점을 4개 다이에 동시에, 1 Ω 이하의 저항으로 닿게 하는 프로브 카드는 어떻게 만드는가(3장)?

핵심 정리

ATE는 메인프레임, 테스트 헤드(채널·DPS·계측기 카드), 매니퓰레이터, 워크스테이션으로 이루어지고, 프로브 카드·로드보드를 거쳐 프로버·핸들러의 DUT에 닿는다.
핀 일렉트로닉스는 드라이버(VIH/VIL), 비교기 한 쌍(VOH/VOL → H·L·M), 액티브 로드(IOH/IOL, VREF), PMU(FVMI/FIMV), 릴레이로 이루어진다. 두 문턱이 있어야 약한 출력과 Hi-Z를 가른다.
타이밍은 주기와 엣지(D0–D3, R0–R1)의 묶음인 타이밍 세트로 정한다. 데이터 유효 창 $T - \Delta t_{pd} - J_{pp}$에서 EPA의 두 배를 뺀 것이 스트로브 여유다.
파형 포맷 NRZ·RZ·R1·SBC는 같은 비트를 다른 모양으로 낸다. 스트로브는 한 순간(엣지) 또는 구간(윈도)을 보고, 위치를 훑은 1차원 셔무가 통과 창을 보여 준다.
시퀀서(RPT·LOOP·CALL·MATCH)와 스캔 메모리가 수천만 사이클의 패턴을 작은 메모리로 실행한다. TB-7 스캔은 채널당 8,000만 사이클, 약 0.8 s다.
DPS의 원격 감지는 경로의 정적 IR 강하를 지우지만, 수 ns의 전류 계단은 디커플링 커패시터가 막는다. 강하 $\approx \Delta I\sqrt{L/C}$.
테스트 프로그램은 레벨·타이밍·패턴·한계를 묶은 스위트를 플로로 엮고 실패를 빈으로 보낸다. 첫 실패에서 멈추므로 순서가 시간과 빈 분포를 바꾼다.

확인 퀴즈

VOH = 1.35 V, VOL = 0.45 V로 설정했다. 기대값이 H인 사이클에서 DUT 출력이 1.1 V로 측정되었다. 판정은?

1.1 V는 VOL(0.45 V)보다 높고 VOH(1.35 V)보다 낮으므로 두 비교기 결과를 합치면 중간 상태 M이다. H를 기대했으므로 실패다. 출력 드라이버가 약하거나 액티브 로드 전류가 클 때 생기는 전형적인 출력 레벨 불량이다.

액티브 로드의 VREF가 하는 가장 중요한 일은?

Hi-Z인 핀은 아무도 구동하지 않아 전압이 떠 있다. 액티브 로드가 다이오드 브리지로 핀을 VREF(VOL과 VOH 사이)로 끌어 놓으면 비교기가 M을 읽어 "출력이 꺼졌다"는 것을 확인할 수 있다. 출력이 켜져 있으면 IOH/IOL 전류를 끌어 출력 세기도 함께 본다.

TB-7의 스캔 테스트는 패턴 4만 개, 체인 길이 2,000이다. 스캔 채널 하나가 필요로 하는 스캔 메모리 깊이(입력 기준)는 약 얼마인가?

패턴마다 체인 길이만큼 시프트하므로 4만 × 2,000 = 8×10⁷ 사이클이고, 스캔 채널 하나는 사이클마다 1비트를 흘린다. 기대 출력도 같은 깊이가 필요하다. 100 MHz 시프트로 약 0.8 s다.

원격 감지를 켰는데도 실속도 스캔 캡처 순간에 코어 전압이 순간적으로 80 mV 떨어져 좋은 다이가 떨어진다. 가장 직접적인 대책은?

원격 감지는 DPS 루프가 따라갈 수 있는 느린(DC) 강하만 지운다. 수 ns의 전류 계단은 DUT 옆의 커패시터가 공급해야 하고, 강하는 $\Delta I\sqrt{L/C}$로 커지므로 C를 늘리거나(경로 L을 줄이거나) 저전력 캡처 패턴으로 $\Delta I$를 줄인다. 케이블을 굵게 해도 R만 줄 뿐 순간 강하는 그대로다.