2 nm 로직과 1c DRAM

노드 이름은 치수가 아니다

1990년대까지 노드 이름은 실제 치수였다. 0.35 µm 공정은 게이트 길이가 0.35 µm였고, 금속 배선의 반피치도 그 근처였다. 한 세대마다 치수를 0.7배로 줄이면 면적이 절반이 되므로, 이름도 0.7배씩 내려갔다(250 → 180 → 130 → 90 nm). 그런데 2000년대 들어 게이트 길이는 누설 전류 때문에 더 줄이기 어려워졌고, 밀도는 다른 방법으로 올리게 됐다. 핀 구조로 트랜지스터를 세우고, 셀 높이를 트랙 수로 줄이고, 콘택을 게이트 위에 올렸다. 치수는 0.7배로 줄지 않는데 밀도는 두 배가 되니, 이름만 관습대로 0.7배씩 내려갔다. 그 결과 지금의 노드 이름은 세대를 가리키는 상표이지 길이가 아니다.

노광이 실제로 다루는 치수는 두 가지 피치로 요약된다(1장에서 본 피치와 CD라는 언어다).

• 게이트 피치(Contacted gate pitch, CGP 또는 CPP): 게이트와 게이트 사이에 콘택이 들어갈 자리를 둔 채 반복되는 간격이다. 트랜지스터의 가로 크기를 정한다.
• 최소 금속 피치(Minimum metal pitch, MMP): 가장 촘촘한 배선층의 선 간격이다. 셀 높이는 이 피치에 트랙 수를 곱한 값이다. 칩에서 노광이 가장 어려운 선/간격 무늬가 여기에 있다.

아래 그림에서 노드를 골라 본다. 그래프 위를 좌우로 끌면 노드가 바뀐다. 빨간 점이 이름의 숫자이고, 두 막대가 공개 자료에 나온 게이트 피치와 최소 금속 피치의 대략적인 범위다. 그 옆(좁은 화면에서는 아래)에는 같은 배율로 그린 게이트와 금속 배선, 그리고 "이름의 숫자" 크기의 정사각형이 있다.

14 nm급에서 금속 피치는 이름의 약 4배였다. 2 nm급에서는 약 11배다. 이름이 7분의 1로 줄어드는 동안 금속 피치는 약 5분의 2, 게이트 피치는 5분의 3쯤으로 줄었을 뿐이다. 그런데도 밀도는 세대마다 올랐다. 핀과 나노시트로 트랜지스터를 위로 쌓고, 셀의 트랙 수를 줄였기 때문이다. 이것을 설계-공정 동시 최적화(DTCO)라고 부른다.

층마다 k₁을 계산한다

피치를 알면 노광 방식은 계산으로 정해진다. 3장의 레일리 식을 반피치에 대해 뒤집으면 된다.

한 번에 못 찍으면 16장의 방법으로 피치를 나눈다. 스페이서로 한 번 쪼개면(SADP) 노광기가 찍어야 하는 피치가 두 배로 느슨해지고, 두 번 쪼개면(SAQP) 네 배가 된다. 마스크를 두 장으로 나누는 LELE도 두 배다. 그래서 장비 하나가 감당할 수 있는 피치는 세 구간으로 나뉜다. 한 번에 찍는 구간, 두 배로 쪼개야 하는 구간, 네 배로 쪼개야 하는 구간이다.

아래 그림의 세로 손잡이를 끌어 피치를 바꾼다. 가로축은 로그 눈금의 피치이고, 세 줄은 ArF 액침, EUV 0.33 NA, EUV 0.55 NA(High-NA)다. 줄마다 색 띠가 그 장비로 가능한 방식을 나타낸다.

읽은 값을 정리하면 이렇다. ArF 액침은 피치 약 80 nm까지 한 번에 찍고, SADP로 약 40 nm, SAQP로 약 20 nm까지 간다. EUV 0.33 NA는 약 24~25 nm까지 한 번에 찍는다. High-NA는 약 15 nm까지다. 그래서 피치 28 nm인 LB-28은 "ArF 액침 SAQP에 컷 마스크 여러 장"과 "EUV 한 번" 사이에서 고르게 되고, 피치 21 nm는 "EUV 이중 패터닝"과 "High-NA 한 번" 사이에서 고르게 된다. 어느 쪽이 나은지는 뒤의 비용 절에서 따진다.

2 nm급 GAA 로직을 노광으로 훑는다

2 nm급 로직의 트랜지스터는 GAA 나노시트(Gate-all-around nanosheet)다. 얇은 실리콘 시트 서너 장을 위아래로 쌓고 게이트가 시트의 네 면을 모두 감싼다. 구조와 공정 순서는 ProcessBook에서 다룬다. 여기서는 노광의 눈으로만 본다. 칩을 아래에서 위로 올라가며 층마다 "피치가 얼마이고, 무늬가 선인가 구멍인가, 그래서 무엇으로 몇 번에 찍는가"를 묻는다.

아래 시뮬레이터는 이 책이 정한 가상의 2 nm급 공정이다. 게이트 피치 45 nm, 셀 높이 126 nm, M0 피치 21 nm, M1 피치 28 nm로 잡았다(앞 표의 범위 안에서 고른 값이고, 특정 회사의 공정이 아니다). 왼쪽 층 목록을 누르거나 위아래로 끌면 그 층의 무늬를 위에서 본 모습이 나온다. 그림의 창은 180 × 180 nm다. 아래 버튼으로 "EUV가 없다면"으로 바꾸면 같은 층을 ArF 액침으로만 만들 때의 마스크 수가 나온다.

층을 훑으면 규칙 세 가지가 보인다.

• 한 방향 평행선은 스페이서가 잘한다. 게이트는 피치 45 nm의 끊김 없는 평행선이다. ArF 액침으로 피치 90 nm 맨드릴을 찍고 SADP로 반으로 쪼개면 된다. 스페이서 폭은 증착 두께로 정해지므로 선폭 균일도가 노광으로 직접 찍을 때보다 좋다(16장). 그래서 게이트는 EUV 시대에도 오랫동안 스페이서로 만들어 왔다.
• 구멍과 컷은 EUV가 잘한다. 게이트 컷, 콘택, 비아는 2차원 무늬다. ArF 액침으로는 한 장에 담지 못해 서너 장으로 색을 나눠야 하고, 그만큼 오버레이 오차가 쌓인다. EUV는 이것을 한 장으로 줄인다. EUV가 가장 먼저 들어간 층도 선이 아니라 콘택·비아·컷이었다.
• 가장 촘촘한 금속은 EUV로도 한 번에 안 된다. 피치 21 nm의 k₁은 EUV 0.33 NA에서 약 0.26이다. 두 번에 나눠 찍거나(EUV LELE, 자기 정렬 LELE), EUV로 맨드릴을 찍고 스페이서로 쪼개거나, High-NA로 한 번에 찍는다.

"EUV가 없다면"으로 바꿨을 때 열 층의 마스크는 13장에서 31장으로 늘었다. 마스크 한 장은 노광 한 번만이 아니다. 도포, 노광, 현상, 식각, 세정, 계측이 따라붙는다. 마스크가 18장 늘면 공정 단계는 백 단계 넘게 늘고, 층과 층을 맞춰야 하는 짝도 그만큼 는다.

EUV 층수는 세대마다 늘었다

EUV는 한꺼번에 들어오지 않았다. 처음에는 ArF 액침으로 서너 장이 들던 콘택과 비아 몇 층만 바꿨고, 세대가 바뀔 때마다 금속 배선, 컷, 활성 영역으로 넓혔다. 공개된 숫자를 어림하면 로직은 7 nm급에서 약 5층 안팎으로 시작해 5 nm급에서 열 몇 층, 3 nm급과 2 nm급에서 스무 층을 넘는다. DRAM은 훨씬 늦게, 훨씬 적게 시작했다.

아래 막대를 누르거나 좌우로 끌어 세대를 고른다. 슬라이더는 "EUV 마스크 한 장이 ArF 액침 마스크 몇 장을 대신하는가"다. 콘택처럼 LELE 세 번을 한 번으로 바꾸면 3이고, SAQP에 컷 네 장을 한 번으로 바꾸면 5다.

층수가 느는 까닭은 두 가지다. 하나는 피치가 줄면서 ArF 액침으로는 네 장, 다섯 장이 필요한 층이 늘어난 것이다. 다른 하나는 EUV 장비의 처리량과 가동률이 오르면서 층당 비용이 내려가, 전에는 멀티 패터닝이 더 쌌던 층도 EUV가 싸진 것이다. 뒤쪽 이유는 비용 절에서 직접 계산한다.

DRAM: 6F² 셀과 10 nm급의 이름

DRAM의 셀 하나는 트랜지스터 하나와 커패시터 하나다. 로직과 달리 같은 셀이 수십억 번 반복되므로, 셀 하나의 면적을 줄이는 것이 전부다. 셀 면적은 반피치 \(F\)를 단위로 적는다. 지금의 DRAM은 6F² 셀이다. 셀 하나가 \(2F \times 3F\) 직사각형을 차지한다.

• 워드라인(Buried word line): 실리콘을 파고 그 안에 묻은 게이트다. 피치 \(2F\)로 달린다. 트랜지스터의 채널이 홈의 벽을 따라 돌아가므로 좁은 자리에서도 채널 길이를 확보한다.
• 비트라인(Bit line): 워드라인과 직각으로, 피치 \(3F\)로 달린다.
• 활성 영역(Active area): 짧은 막대 모양의 실리콘 섬이다. 비트라인에 대해 비스듬히 누워 있다. 막대 하나에 셀이 둘 들어 있고, 가운데에서 비트라인 콘택을 함께 쓴다. 워드라인 두 줄이 막대를 가로지른다. 비스듬한 덕분에 막대의 양 끝이 비트라인 사이의 빈 자리로 나온다.
• 스토리지 노드 콘택(Storage node contact): 막대의 양 끝에서 위로 올라가 커패시터에 닿는다.
• 커패시터: 깊은 원기둥이다. 같은 면적에 원을 가장 빽빽하게 넣는 배열은 육각(벌집) 배열이므로, 콘택 위에 착지 패드를 두어 자리를 벌집으로 옮긴다.

슬라이더로 \(F\)를 바꿔 본다. 그림의 창은 가로 220 nm로 고정이다. \(F\)를 줄이면 같은 창에 셀이 더 많이 들어온다. 점선 직사각형이 셀 하나(\(2F \times 3F\))다.

기하에서 바로 읽을 수 있는 것이 있다. 가장 촘촘한 층은 워드라인이 아니라 활성 영역이다. 막대가 비스듬히 누워 있어서, 막대에 수직인 방향으로 잰 피치는 \(2F\cos\theta\)이고 기울기가 약 27°이면 약 \(1.79F\)다. 그래서 DRAM에서 가장 먼저 스페이서 쿼드러플 패터닝이 들어간 층도, EUV가 가장 값진 층도 활성 영역이다. 커패시터 배열의 피치는 셀 면적에서 나온다. 육각 배열에서 한 자리가 차지하는 면적은 \(\tfrac{\sqrt3}{2}a^2\)이고 이것이 \(6F^2\)이어야 하므로

1x, 1y, 1z, 1a, 1b, 1c, 1d

DRAM의 세대 이름은 로직보다 솔직하지만 숫자를 숨긴다. 반피치가 20 nm 아래로 내려온 뒤로는 "10 nm급"이라는 한 묶음 안에서 1x, 1y, 1z, 1a, 1b, 1c, 1d로 세대를 센다(1a, 1b, 1c를 1α, 1β, 1γ로 적는 곳도 있다). 한 세대에 줄어드는 반피치는 1~2 nm뿐이다. 분해 분석 보고에 나온 값을 어림하면 아래와 같다. 제조사마다, 같은 세대 안에서도 제품마다 다르다.

표의 "1c"가 1 nm나 10 nm라는 고정 치수 자체를 뜻하지 않는다는 점에 주목한다. 1c DRAM의 반피치는 약 11~12 nm이고, 로직의 2 nm급 금속 반피치는 약 10~12 nm다. 이름은 "2 nm"와 "10 nm급"으로 다섯 배 차이가 나지만, 노광이 상대하는 치수는 거의 같다.

DRAM은 왜 EUV를 늦게, 한 층씩 넣었나

로직이 7 nm급에서 EUV를 쓰기 시작했을 때 DRAM은 같은 수준의 반피치를 ArF 액침으로 만들고 있었다. 이유는 무늬의 성격에 있다.

• DRAM 셀은 완전한 반복 무늬다. 워드라인과 비트라인은 끝없는 평행선이다. 스페이서 멀티 패터닝이 가장 잘하는 무늬다. 활성 영역도 비스듬한 평행선을 SAQP로 만든 뒤 컷으로 토막 내면 된다. 커패시터 구멍조차 서로 엇갈린 두 방향의 스페이서 선을 겹쳐 만들 수 있다.
• DRAM은 값에 민감하다. 같은 칩을 훨씬 많이 찍어 싸게 판다. 층당 비용이 조금만 올라도 받아들이기 어렵다. EUV의 처리량이 낮던 시기에는 SAQP가 더 쌌다.
• 결함 하나의 무게가 다르다. 셀이 수십억 개이므로 14장의 확률적 결함이 아주 낮은 비율이어도 칩마다 불량 셀이 생긴다. 여분 셀로 고칠 수 있는 개수에는 한계가 있다.

그런데 반피치가 15 nm 아래로 내려오자 사정이 바뀌었다. SAQP에 딸린 컷 마스크와 증착·식각 단계가 늘어 공정이 길어졌고, 여러 장을 겹치는 오버레이가 수율을 깎았다. 그래서 가장 이득이 큰 층부터 한 층씩 EUV로 바꿨다. 대개 활성 영역의 컷, 비트라인 주변의 콘택, 스토리지 노드와 착지 패드 같은 2차원 무늬가 먼저다. 세대가 지날 때마다 층수가 늘어 1c급에서는 다섯 층 이상으로 알려져 있다(앞의 그래프를 DRAM으로 바꿔 본다).

벌집 구멍 배열을 한 번에 찍기

커패시터 배열은 EUV에 잘 맞는 무늬다. 육각 배열의 회절광은 0차 둘레에 여섯 개의 1차가 육각형으로 놓인다. 4장에서 선/간격은 빛을 비스듬히 넣어 0차와 1차 두 개를 동공에 넣으면 됐다. 구멍 배열은 두 방향으로 반복되므로 0차와 이웃한 1차 둘, 모두 세 개가 들어와야 구멍이 된다. 둘만 들어오면 한 방향으로만 무늬가 생겨 구멍이 선으로 이어 붙는다.

아래 왼쪽은 동공이다. 큰 원이 렌즈가 받는 범위(NA)이고, 손잡이가 조명의 극 하나다. 손잡이를 끌면 그 극에서 나온 0차(손잡이 자리)와 여섯 개의 1차(작은 점)가 함께 움직인다. 원 안에 든 점만 상을 만든다. 오른쪽은 그 조명으로 찍은 벌집 구멍 배열의 공간상이고, 흰 윤곽선이 레지스트에 뚫리는 구멍이다. 극 개수 버튼은 같은 극을 돌려 가며 복사한다.

세 빔이 동공 안에 고르게 들어오려면 극이 0차와 이웃한 두 1차가 이루는 삼각형의 무게중심을 광축에 올려놓는 자리에 있어야 한다. 그 자리는

이런 자리가 60°마다 여섯 군데 있으므로, 벌집 배열에 가장 좋은 조명은 육중극(Hexapole)이다. 선/간격에 쌍극 조명이 맞는 것과 같은 이치다. ArF 액침으로는 어떤 조명을 써도 이 배열이 찍히지 않는다. \(F\) = 18 nm의 벌집 피치 약 47 nm에서도 1차가 동공 지름보다 멀리 떨어지기 때문이다. 그래서 EUV 이전에는 구멍을 직접 찍지 않고, 엇갈린 두 방향의 스페이서 선을 겹쳐서 만들었다.

층당 비용: EUV 한 번과 SAQP + 컷

피치 28~40 nm 구간의 층은 두 방법으로 만들 수 있다. EUV로 한 번에 찍거나, ArF 액침으로 SAQP를 하고 컷 마스크로 선을 끊는다. 물리적으로는 둘 다 되므로 고르는 기준은 돈이다. 아주 단순한 모형을 세워 본다.

• 노광 한 번의 비용은 장비 값을 처리량으로 나눈 것에 비례한다. 비싼 장비라도 시간당 웨이퍼를 많이 찍으면 한 장에 얹히는 값이 줄어든다. ArF 액침 한 번(시간당 약 275장)을 1로 둔다.
• EUV 한 번의 비용은 (장비 가격비) × 275 ÷ (EUV 처리량)이다.
• 증착이나 식각 한 단계는 0.35로 둔다. SAQP에는 맨드릴 식각, 스페이서 증착과 에치백이 두 번씩, 마지막 전사까지 여섯 단계가 든다. 컷 한 장에는 노광 한 번과 식각 한 단계가 든다.

그래프의 점을 좌우로 끌어 EUV 처리량을 바꾼다. 곡선이 EUV 한 번의 비용이고 수평선이 SAQP + 컷의 비용이다. 둘이 만나는 곳이 손익분기점이다.

모형이 말하는 것은 세 가지다. 첫째, 컷이 없는 평행선은 SAQP가 싸다. 게이트나 DRAM의 워드라인이 EUV 없이 버티는 이유다. 둘째, 컷이 한 장 늘 때마다 손익분기 처리량이 크게 내려간다. 컷 2장이면 시간당 약 126장, 3장이면 약 101장만 나와도 EUV가 이긴다. 공개된 EUV 0.33 NA 장비의 처리량은 노광량 약 30 mJ/cm² 기준으로 시간당 약 160~220장이다. 셋째, 노광량이 처리량을 깎는다. LB-28처럼 60 mJ/cm²를 쓰면 처리량은 그만큼 내려간다. 확률적 결함을 줄이려고 노광량을 올리면 비용 곡선 위에서 왼쪽으로 밀려난다. 14장의 광자 문제가 곧 돈 문제인 까닭이다.

모형에 넣지 않은 것 가운데 실제로 가장 큰 것은 수율과 시간이다. 마스크가 한 장 늘면 겹쳐야 할 층이 하나 늘고, 가장자리 배치 오차의 원인이 하나 는다. 공정 단계가 늘면 웨이퍼가 공장에 머무는 시간이 길어진다. 이런 것을 다 넣으면 손익분기점은 EUV 쪽으로 더 기운다. 장비 가격은 공개 보도 기준으로 ArF 액침이 대략 수천만 달러대 후반, EUV 0.33 NA가 약 1억 달러대 후반에서 2억 달러 안팎, High-NA가 약 3억 달러대 후반으로 알려져 있다.

다음에 오는 것

EUV 0.33 NA가 한 번에 찍는 피치는 약 24 nm에서 멈춘다. 그 아래로 가는 길은 다시 레일리 식의 세 손잡이다. 파장은 당분간 13.5 nm에 묶여 있으므로 남은 것은 NA와 k₁이다. NA를 키우면 해상도는 NA에 반비례해 좋아지지만 초점 심도는 NA의 제곱에 반비례해 얕아진다(5장).

그래프의 손잡이를 끌어 NA를 바꾼다. 내려가는 두 곡선이 한 번에 찍는 최소 피치와 초점 심도다.

NA 0.33에서 0.55로 가면 최소 피치는 약 24.5 nm에서 약 14.7 nm로 0.6배가 되고, 초점 심도는 약 124 nm에서 약 45 nm로 0.36배가 된다. 얕은 초점은 얇은 레지스트를 강제하고, 얇은 레지스트는 흡수하는 광자가 적어 확률적 결함에 약하다(14장). 한 가지를 얻으면 다른 것을 내주는 구조는 바뀌지 않는다. 지금 거론되는 길을 짧게 적는다. 모두 진행 중인 일이고, 언제 어느 층에 들어갈지는 제조사마다 다르게 말한다.

• High-NA EUV(0.55 NA). 첫 장비들이 2020년대 중반에 반도체 회사에 설치됐다. 피치 20 nm 근처의 금속과 DRAM의 가장 촘촘한 층에서 EUV 이중 패터닝을 한 번으로 되돌리는 것이 목표다. 마스크를 한 방향으로만 8배 축소하는 비등방 광학계라서 한 번에 찍는 면적이 절반(약 26 × 16.5 mm)이고, 큰 칩은 두 번 찍어 이어 붙여야 한다. 1.4 nm급 로직과 1d급 이후 DRAM에서 도입이 거론된다.
• 하이퍼 NA(0.75 이상). 연구 단계다. 초점 심도가 20 nm대로 내려가고 편광 효과와 마스크 3차원 효과가 커진다. 경제성이 있는지는 아직 열려 있는 질문이다.
• 패턴 셰이핑(Pattern shaping). 비스듬히 쏜 이온 빔으로 무늬를 한 방향으로만 늘인다. 노광으로는 닿지 않는 좁은 끝-끝 간격을 식각 단계에서 만들어 컷 마스크 한 장을 아낀다.
• 유도 자기 조립(Directed self-assembly, DSA). 블록 공중합체가 스스로 일정한 간격으로 갈라지는 성질을 쓴다. EUV로 찍은 무늬의 거칠기를 다듬거나 구멍 배열의 지름을 고르게 하는 보조 수단으로 다시 주목받는다. 결함 밀도가 오래된 숙제다.
• 나노임프린트(Nanoimprint). 도장을 찍듯 틀을 눌러 무늬를 옮긴다. 광학계가 없어 장비가 싸고 해상도는 틀이 정한다. 틀이 웨이퍼에 닿으므로 결함과 틀의 수명, 오버레이가 과제다. 반복 무늬인 메모리 쪽에서 먼저 검토된다.

트랜지스터 쪽에서도 노광의 짐을 덜거나 더하는 변화가 온다. 전원 배선을 웨이퍼 뒷면으로 옮기면 앞면의 가장 촘촘한 금속이 조금 느슨해진다. 반대로 n형과 p형을 위아래로 쌓는 구조(CFET)나 DRAM의 수직 채널 트랜지스터는 층수를 늘리고 층간 정렬을 더 어렵게 만든다.