Chapter 12

MOSFET 2D 시뮬레이션

앞 장들에서 재료를 하나씩 준비했다. 도핑 프로파일(6장, 7장), 게이트 스택과 스페이서(8장), 격자(4장), 뉴턴 풀이와 바이어스 램프(5장), 이동도 모델(10장), 게이트 스택의 C-V(11장)가 있다. 이 장에서 이것들을 한데 모아 TN-45의 2차원 단면을 드리프트-확산으로 푼다. 아래 시뮬레이터는 모두 브라우저 안에서 실제로 포아송 방정식과 전자 연속 방정식을 격자 위에서 풀고, 그 해에서 전류를 계산한다. 결과는 Id-Vg와 Id-Vd 곡선, 그리고 문턱 전압·문턱 아래 기울기·DIBL·켜짐 전류·꺼짐 전류라는 다섯 숫자로 정리된다. 마지막으로 게이트 길이를 줄이면서 이 숫자들이 어디서 무너지는지 확인한다.

계산을 세우다: 구조, 격자, 전극, 모델, 바이어스

2D 소자 시뮬레이션의 입력은 다섯 가지다. 어느 하나라도 어긋나면 나머지가 아무리 정확해도 결과가 틀린다. 상용 도구의 입력 파일도 결국 이 다섯 덩어리로 나뉜다.

  1. 구조와 도핑. 실리콘·산화막·다결정 게이트·질화막 스페이서의 영역과 순 도핑 \(N_D - N_A\). TN-45는 두 가지로 줄 수 있다. 공정 모사 결과(7장의 스파이크 어닐 뒤 2D 도핑)를 그대로 넘기거나, 그 결과에 맞춘 해석식 도핑(레트로그레이드 웰 + 문턱 조절 + 할로 + 확장부 + 깊은 S/D)을 쓴다. 이 장의 시뮬레이터는 빠른 해석식을 쓰고, 공정 모사 도핑으로 푼 결과는 타깃 파일에서 비교한다.
  2. 격자. 4장에서 본 대로 게이트 산화막에 3칸(0.4 nm), 실리콘 표면 첫 간격 0.4 nm, 접합 근처 1.5 nm로 촘촘히 하고 깊은 곳은 30 nm까지 성기게 한다. 게이트 끝과 스페이서 끝은 반드시 격자선이 지나게 한다. 이 장에서는 coarse(29 × 26 = 754 노드)와 normal(49 × 41 = 2009 노드) 두 가지를 쓴다.
  3. 전극과 경계 조건. 네 전극(소스·드레인·게이트·기판)과 바깥 경계. 아래 그림에 정리했다.
  4. 물리 모델. 볼츠만 통계, 샤페터-거멜 전류, 전자 이동도는 Caughey-Thomas 도핑 의존 → Lombardi 표면 감소 → Canali 속도 포화(10장의 "full"). 정공은 풀지 않고 준페르미 준위를 기판 전압에 고정한다(n형 MOSFET의 전류는 전자가 나른다). 양자 보정, 재결합, 충돌 이온화는 넣지 않는다.
  5. 바이어스 계획. 평형에서 출발해 게이트와 드레인을 작은 간격으로 올리고, 앞의 해를 다음 점의 초기값으로 쓴다. 이것이 5장에서 배운 연속법이다.
게이트 G: ψ = V_G + φ_poly n⁺ poly (공핍 포함) 소스 S (오믹) 드레인 D (오믹) ψ = V_S + ψ_bi, n = n₀ ψ = V_D + ψ_bi, n = n₀ p-웰 (붕소) n⁺ n⁺ 기판 B (오믹, 맨 아래 행): ψ = V_B + ψ_bi 옆면 ∂ψ/∂n = 0 옆면 J·n = 0 Lg 45 nm
TN-45 계산 영역과 경계 조건. 가로 155 nm × 세로 157 nm(산화막·게이트 스택 위쪽 6 nm 포함). 소스·드레인은 스페이서 바깥 실리사이드 아래, 기판은 맨 아래 행, 게이트는 poly 맨 위 행이 전극이다. 오믹 전극에서는 전하 중성과 열평형을 가정해 ψ와 n을 고정한다. 옆면은 전기장과 전류가 빠져나가지 않는 노이만 경계다. 점선은 격자선의 예로, 표면과 게이트·스페이서 끝으로 갈수록 촘촘하다.

풀어야 할 방정식은 두 개다. 정공을 고정했으므로 미지수는 노드마다 \(\psi\)와 \(n\) 두 개이고, 이를 한꺼번에 뉴턴법으로 푼다(결합 뉴턴).

$$\nabla\cdot(\varepsilon\nabla\psi) = -q\,(p - n + N_D^+ - N_A^-), \qquad \nabla\cdot\mathbf{J}_n = 0,\qquad \mathbf{J}_n = q\mu_n n\,\mathbf{E} + qD_n\nabla n = -q\mu_n n\,\nabla\phi_n$$
\(\psi\): 진성 준위 기준 정전 전위, \(n = n_i e^{(\psi-\phi_n)/V_t}\), \(\phi_n\): 전자 준페르미 전위, \(\mu_n\): 변마다 계산한 이동도(도핑·수직 전계·가로 전계 의존), \(D_n = \mu_n V_t\). 재결합은 넣지 않았으므로 정상 상태에서 전자 전류는 발산이 없다.
단계바이어스무엇을 하나왜
1VG = VD = 0비선형 포아송만 풀어 평형 해전류가 0이므로 연속 방정식이 필요 없다. 이후 모든 풀이의 초기값
2VG를 목표로평형 포아송을 그 VG에서 다시 푼다VD = 0이면 여전히 평형이다
3VD: 0 → 목표0.3 V 이하 간격으로 결합 뉴턴, 실패하면 간격을 반으로한 번에 뛰면 뉴턴이 발산하거나 진동한다(5장)
4스윕(0.05 V 간격)앞의 두 해로 ψ, ln n을 외삽해 초기값으로예측자 덕분에 점당 뉴턴 4~6회로 끝난다
이 장은 TCAD 흐름의 어디인가 공정 모사 → 구조·격자 → 물리 모델 → 수치 해 → 소자 특성 → 보정·활용 가운데 소자 특성 단계다. 앞 단계의 결과물(도핑, 격자, 모델 선택, 풀이 전략)을 모두 입력으로 받아 측정 가능한 전기 특성으로 바꾼다. 다음 장들은 이 해를 더 깊이 들여다보거나(13장 고전계, 14장 수송) 측정에 맞춘다(16장).

2D 해를 들여다보기: 채널이 켜진다

먼저 해 자체를 본다. 아래 시뮬레이터는 coarse 격자(754 노드)의 TN-45를 푼다. 게이트 전압이나 드레인 전압을 바꾸면 가장 가까운 이미 푼 해에서 출발해 결합 뉴턴으로 새 바이어스까지 걸어간다. 아래 띠에는 뉴턴 반복마다 전위 갱신량 \(|\Delta\psi|\)가 찍힌다. 처음에는 평형(VG = VD = 0)의 전위 맵이다. 게이트 전압을 올려 전자 농도 맵에서 표면 채널이 생기는 순간을 찾고, 드레인 전압을 올려 전계와 전류가 어디에 몰리는지 본다.

SIMULATOR

TN-45 2D 필드 탐색기

드레인 전류 ID—
이번 풀이 뉴턴 반복—
상태—
실리콘 최대 |E|—
해볼 것: ① 평형에서 ψ 맵을 본다. n⁺ 소스·드레인은 ψ가 높고(약 +0.5 V) p-웰은 낮다(약 −0.45 V). 점선이 금속학적 접합이다. ② 필드를 n으로 바꾸고 VG를 0 → 0.4 → 0.8 V로 올린다. 0.4 V 근처에서 소스와 드레인 사이 표면이 이어진다(문턱). ③ VG = 1.0 V에서 VD를 1.0 V로 올리고 |E|와 |Jn|을 본다. 전계는 드레인 접합 근처 표면에, 전류는 표면 1 nm 안에 몰린다. ④ VG = −0.2 V, VD = 1.2 V에서 |Jn|을 본다. 표면이 꺼지면 남은 작은 전류는 더 깊은 곳으로 흐른다. (coarse 격자, 볼츠만 통계, 전자만 풂. 반전층이 0.1 nm 규모로 얇게 나오는 것은 양자 보정이 없는 고전 모델의 특징이다.)

게이트 전압을 올리면 표면 전위가 올라가 표면의 전자 농도가 \(e^{\psi_s/V_t}\)로 늘어난다. VG = 1 V에서 채널 중앙 표면의 전자 농도는 약 \(3\times10^{20}\ \mathrm{cm^{-3}}\)으로 소스·드레인보다 높고, 1 nm 아래에서 이미 두 자릿수가 떨어진다. 드레인 전압을 올리면 드레인 접합 근처에서 전위가 급하게 바뀌어 가로 전계가 \(10^6\ \mathrm{V/cm}\)에 가까워진다. 이 고전계 영역은 13장의 주제다. 화살표로 본 전류 경로는 켜진 상태에서는 표면, 꺼진 상태에서는 표면 아래로 퍼진다. 이 차이가 뒤에서 볼 펀치스루의 실마리다.

소스 장벽: 문턱 아래 전류와 DIBL

MOSFET을 "게이트가 조절하는 저항"으로 보면 문턱 아래 동작이 설명되지 않는다. 더 나은 그림은 소스와 채널 사이의 전위 장벽이다. 소스의 전자는 열에너지로 이 장벽을 넘어야 채널에 들어간다. 장벽 높이 \(E_b\)를 넘는 전자의 비율은 볼츠만 인자로 정해지므로, 문턱 아래 전류는 장벽 높이에 지수적으로 의존한다.

$$I_D \;\propto\; e^{-E_b/kT}\left(1 - e^{-qV_D/kT}\right), \qquad \Delta E_b = \frac{\Delta\psi_s}{m}\ \text{만큼 게이트가 낮춘다}$$
\(E_b\): 소스 페르미 준위에서 잰 채널 전도대 최댓값, \(m = 1 + C_\mathrm{dep}/C_\mathrm{ox}\): 게이트 전압 중 표면 전위로 가는 몫의 역수(바디 계수). 괄호는 드레인 쪽에서 되돌아오는 전자를 뺀 것으로, \(V_D\)가 수 \(kT/q\)를 넘으면 1이 된다.

장채널이면 장벽은 게이트만 조절한다. 짧은 채널에서는 드레인의 전기력선이 채널 가운데까지 닿아 드레인 전압도 장벽을 낮춘다. 이것이 드레인 유도 장벽 낮춤(Drain-induced barrier lowering, DIBL)이다. 아래에서 채널 표면(깊이 0.5 nm)을 따라 전도대 \(E_C - E_{F,S}\)를 그린다. 세 드레인 전압의 곡선을 겹쳐 장벽 꼭대기가 얼마나 내려가는지 본다.

SIMULATOR

채널 표면의 전도대: 드레인이 장벽을 누른다

장벽 Eb (VD 0.05)—
장벽 낮춤 ΔEb (→ 1.0 V)—
ΔEb/ΔVD—
ID(1.0) / ID(0.05)—
해볼 것: ① Lg 45, VG = 0에서 세 곡선의 꼭대기를 비교한다. 드레인 1 V에서 장벽이 약 70 meV 낮아지고 꼭대기가 소스 쪽으로 밀린다. ② Lg 120으로 바꾼다. 꼭대기가 소스 쪽 할로 위에 있고 드레인 전압에 거의 움직이지 않는다(낮춤 ≈ 0). ③ Lg 35로 줄인다. 낮춤이 130 meV를 넘고, 전류 비가 수십 배로 뛴다. ④ VG를 올리면 장벽 자체가 낮아져 문턱 아래 영역을 벗어난다. (coarse 격자, \(E_C \approx E_g/2 - q\psi\)로 그렸다. 진성 준위의 미세한 치우침은 무시했다.)

Lg 45 nm에서 ΔEb/ΔVD는 약 75 mV/V로, 뒤에서 Id-Vg로 잴 DIBL(약 100 mV/V)과 같은 크기다. 전류 비가 \(e^{\Delta E_b/kT}\)와 정확히 같지 않은 것은 장벽 꼭대기 근처의 전위가 깊이마다 다르게 낮아지고(표면보다 몇 nm 아래가 더 많이 낮아진다) 장벽의 폭도 함께 바뀌기 때문이다. 그래도 차수는 맞는다. 문턱 아래 전류를 "장벽 위로 넘어가는 열전자"로 보는 그림이 2D 해에서도 그대로 성립한다.

Id-Vg 곡선: 선형과 포화

소자 특성의 기본 측정은 드레인 전압을 고정하고 게이트 전압을 훑는 Id-Vg다. 드레인을 낮게(0.05 V, 선형) 두면 채널 전체가 균일한 저항처럼 동작하고, 전원 전압(1.0 V, 포화)에 두면 실제 회로의 켜짐·꺼짐 조건이 된다. 같은 곡선을 로그 축으로 보면 문턱 아래의 지수 영역이, 선형 축으로 보면 켜진 뒤의 전류가 보인다. 이 두 곡선에서 다섯 숫자를 뽑는다.

아래 시뮬레이터는 VG = −0.2 ~ 1.0 V를 0.05 V 간격(25점)으로 선형과 포화 두 번 훑는다. 점마다 앞의 두 해에서 외삽한 초기값으로 뉴턴을 돌리고, 위쪽 막대에 점당 반복 횟수를 찍는다. normal 격자는 점당 0.1~0.2초 걸리므로 곡선이 한 점씩 그려진다.

SIMULATOR

Id-Vg 스윕: 한 점씩 푼다

Vt,lin / Vt,sat—
SS (포화)—
DIBL—
Ion—
Ioff—
진행—
해볼 것: ① coarse로 먼저 푼다(화면에 들어오면 자동으로 시작한다). 첫 점은 평형에서 드레인을 올려야 해서 반복이 많고, 그 뒤는 점당 4~6회다. ② 로그 축에서 두 곡선의 문턱 아래 부분이 평행하게 옆으로 밀린 것을 본다. 그 간격이 DIBL이다. ③ normal로 바꿔 다시 푼다. Vt가 약 25 mV 오르고 Ioff가 4.2 → 1.5 nA/µm로 준다. 격자가 성기면 표면 반전층과 접합 기울기를 덜 풀어 문턱 아래 전류를 과대 평가한다. (2D 단면이므로 전류는 폭 1 µm당 값이다. 게이트 누설과 접합 누설은 없다.)

normal 격자에서 Vt,lin 0.356 V, Vt,sat 0.259 V, SS 79 mV/dec, DIBL 101 mV/V, Ion 0.715 mA/µm, Ioff 1.5 nA/µm가 나온다. 켜짐/꺼짐 비는 약 \(5\times10^5\)이다. 그런데 이 숫자들은 격자에 따라 조금씩 움직인다. 인용하기 전에 격자 수렴을 확인해야 한다.

격자노드Vt,lin (V)Vt,sat (V)SS (mV/dec)Ion (mA/µm)Ioff (nA/µm)
coarse7540.3310.231800.794.2
normal20090.3560.259790.721.5
fine53720.3690.271790.671.1

SS는 격자에 거의 무관하지만 Vt는 coarse → normal에서 25 mV, normal → fine에서 12~13 mV 움직인다. 아직 완전히 수렴하지 않았다는 뜻이다. 이 책은 계산 시간과의 타협으로 normal을 기준으로 삼고, fine과의 차이(Vt 약 −12 mV, Ion 약 +6%)를 오차 막대로 기억해 둔다. 실제 작업에서도 "격자를 한 단계 더 촘촘히 했을 때 숫자가 얼마나 움직이는가"를 함께 보고하는 것이 원칙이다.

문턱 전압 추출: 같은 곡선, 다른 Vt

문턱 전압은 측정값이 아니라 추출값이다. 실제 MOSFET에는 "여기서부터 켜진다"는 날카로운 점이 없으므로, 곡선에서 Vt를 읽는 규칙을 먼저 정해야 한다. 가장 많이 쓰는 두 방법은 다음과 같다.

$$\text{정전류법: } I_D(V_t) = I_{cc} = 10^{-7}\,\frac{W}{L}\ \mathrm{A}, \qquad \text{최대 } g_m\text{ 외삽법: } V_t = V_{G,m} - \frac{I_D(V_{G,m})}{g_{m,\max}} - \frac{V_D}{2}$$
\(g_m = \partial I_D/\partial V_G\), \(V_{G,m}\): \(g_m\)이 최대인 게이트 전압. 외삽법은 선형 영역 장채널 식 \(I_D \propto (V_G - V_t - V_D/2)V_D\)의 접선이 가로축과 만나는 점이다.

두 방법은 다른 물리를 본다. 정전류법은 문턱 아래 지수 영역이 끝나는 어귀의 한 점이고, 외삽법은 강반전 쪽의 직선을 거꾸로 이어 붙인 점이다. 아래 오른쪽 그래프의 가로선(Icc)을 위아래로 끌어 기준 전류를 바꿔 본다.

SIMULATOR

Vt 추출: 정전류 대 최대 gm

오른쪽 그래프의 Icc 선을 위아래로 끈다
기준 전류 Icc—
Vt,lin (정전류)—
Vt,lin (최대 gm)—
DIBL (이 Icc로)—
해볼 것: ① 기본 Icc(2.22 µA/µm)에서 두 방법의 Vt,lin을 비교한다. 최대 gm 외삽이 약 35 mV 높다. ② Icc를 10배 올리면 Vt가 SS만큼(약 80 mV) 오른다. 정전류 Vt는 기준을 함께 적지 않으면 의미가 없다. ③ Icc를 1 nA/µm 아래로 내리면 포화 곡선의 Vt가 VG < 0으로 가거나 아예 읽히지 않는다. 기준 전류가 꺼짐 전류에 가까우면 DIBL이 엉뚱하게 나온다. (곡선은 위 Id-Vg 시뮬레이터가 마지막으로 푼 격자의 결과를 그대로 쓴다.)

최대 gm 점은 VG ≈ 0.55~0.6 V에 있고, 그 너머에서는 표면 전계에 의한 이동도 감소와 소스·드레인 저항 때문에 gm이 다시 줄어든다. 외삽 Vt(normal 격자 0.390 V)는 정전류 Vt(0.356 V)보다 높다. 이 차이는 문턱 근처의 약반전이 실제로는 직선보다 먼저 전류를 흘리기 때문에 생긴다. 회로 설계용 모델 카드와 공정 관리용 Vt가 다른 방법을 쓰는 경우가 흔하므로, Vt를 비교할 때는 늘 추출 방법과 기준값을 같이 적는다.

문턱 아래 기울기와 바디 계수

문턱 아래에서 전류는 \(e^{q\psi_s/kT}\)에 비례하고, 게이트 전압 중 표면 전위로 가는 몫은 게이트 산화막 용량과 공핍층 용량의 분압으로 정해진다. 게이트 전압을 \(\Delta V_G\) 올리면 표면 전위는 \(\Delta V_G/m\)만 오른다.

$$SS = \frac{dV_G}{d\log_{10} I_D} = \ln 10\,\frac{kT}{q}\left(1 + \frac{C_\mathrm{dep}}{C_\mathrm{ox}}\right) \approx 59.6\ \mathrm{mV/dec}\times m, \qquad C_\mathrm{dep} = \frac{\varepsilon_\mathrm{si}}{W_\mathrm{dep}},\ W_\mathrm{dep} = \sqrt{\frac{2\varepsilon_\mathrm{si}\,2\phi_F}{qN_A}}$$
\(m\): 바디 계수(body factor), \(C_\mathrm{ox} = \varepsilon_\mathrm{ox}/\mathrm{EOT}\), \(W_\mathrm{dep}\): 문턱에서 최대 공핍 폭, \(\phi_F = V_t\ln(N_A/n_i)\). 300 K에서 \(\ln 10\cdot kT/q = 59.6\) mV. 계면 트랩이 있으면 분자에 \(C_{it}\)가 더해진다.

이 식은 장채널 1D 이론이다. 짧은 채널에서는 드레인과 소스의 전기력선이 공핍 전하 일부를 나눠 가져 게이트의 지배력이 떨어지고, SS가 이 식보다 커진다. 아래 시뮬레이터는 균일 도핑 채널(NA)과 금속 게이트(일함수 4.05 eV, 게이트 공핍 없음)로 바꾼 TN-45를 길이 1 µm와 45 nm 두 가지로 풀어, 문턱 아래 9점에서 SS를 잰다. 결과는 오른쪽 그래프에 \(C_\mathrm{dep}/C_\mathrm{ox}\)에 대해 쌓인다.

SIMULATOR

SS 대 Cdep/Cox: 장채널 이론과 2D 해

Cdep/Cox—
SS 해석식—
SS 2D 풀이—
상태—
해볼 것: ① Lg 1 µm에서 NA를 3×1017 → 1019로 바꿔 가며 점을 찍는다. 2D 점이 해석식 직선을 1~2 mV/dec 위에서 따라간다. ② EOT를 4 nm로 두껍게 한다. Cox가 작아져 SS가 90 mV/dec를 넘는다. 얇은 산화막이 기울기를 지키는 이유다. ③ Lg 45 nm로 바꾸고 같은 도핑을 다시 푼다. 점이 직선 위로 뜨고, 도핑이 낮을수록 더 많이 뜬다. 공핍이 깊어지면 드레인이 장벽을 더 쉽게 누른다. NA 3×1017의 45 nm 소자는 문턱 아래 영역 자체가 사라진다. (coarse 격자, VD 0.05 V, 계면 트랩 없음.)

장채널에서 2D 해와 해석식은 1~2 mV/dec 안에서 맞는다(엔진 검증: NA 3×1018, 71.9 대 71.4 mV/dec). 남은 차이는 표면의 반전 전하가 이미 조금 있다는 점과 공핍 근사의 꼬리에서 온다. TN-45의 SS 79 mV/dec는 \(m \approx 1.33\)에 해당한다. 해석식으로 이 \(m\)을 얻으려면 \(C_\mathrm{dep}/C_\mathrm{ox} \approx 0.33\)이어야 하는데, 채널 도핑만으로는 그보다 작다. 나머지는 다결정 게이트 공핍(실효 산화막을 두껍게 만든다, 11장)과 짧은 채널의 2D 효과가 채운다.

바디 계수와 바디 효과 같은 공핍 용량이 기판 전압의 영향도 정한다. 기판에 역방향 \(V_{SB}\)를 걸면 공핍 전하가 늘어 문턱 전압이 \(\Delta V_t = \gamma\left(\sqrt{2\phi_F + V_{SB}} - \sqrt{2\phi_F}\right)\)만큼 오른다. 바디 효과 계수 \(\gamma = \sqrt{2q\varepsilon_\mathrm{si}N_A}/C_\mathrm{ox}\)는 TN-45 채널 도핑(약 5×1018)과 EOT 1.2 nm에서 약 0.45 V1/2이다. 그리고 \(dV_t/dV_{SB}\)는 문턱에서 \(m - 1 = C_\mathrm{dep}/C_\mathrm{ox}\)와 같다. 기울기가 좋은(m이 1에 가까운) 소자는 기판으로 문턱을 조절하기 어렵다.

Id-Vd: 핀치오프인가 속도 포화인가

게이트를 고정하고 드레인을 훑으면 출력 특성 Id-Vd가 나온다. 교과서의 장채널 이론(점진 채널 근사)은 다음 식을 준다.

$$I_D = \mu_\mathrm{eff} C_\mathrm{ox}\frac{W}{L}\left[(V_G - V_t)V_D - \frac{m}{2}V_D^2\right]\ (V_D < V_{D,\mathrm{sat}}), \qquad I_{D,\mathrm{sat}} = \frac{\mu_\mathrm{eff} C_\mathrm{ox}}{2m}\frac{W}{L}(V_G - V_t)^2,\quad V_{D,\mathrm{sat}} = \frac{V_G - V_t}{m}$$
\(\mu_\mathrm{eff}\): 반전층 실효 이동도. 장채널에서 \(V_D = V_{D,\mathrm{sat}}\)이면 드레인 끝의 반전 전하가 0이 되는데, 이를 핀치오프(Pinch-off)라 한다. 짧은 채널에서는 그 전에 전자의 속도가 포화 속도 \(v_\mathrm{sat} \approx 10^7\) cm/s에 닿아 \(I_{D,\mathrm{sat}} \approx W C_\mathrm{ox} v_\mathrm{sat}(V_G - V_t - V_{D,\mathrm{sat}})\)로 바뀐다.

먼저 TN-45의 Id-Vd 가족 곡선을 2D로 풀고 장채널 제곱 법칙과 겹쳐 본다.

SIMULATOR

Id-Vd 가족 곡선

ID(VG 1, VD 1)—
출력 전도도 gds (VD 1)—
제곱 법칙 ID,sat (VG 1)—
진행—
해볼 것: ① 풀기를 눌러 VG = 0.4, 0.6, 0.8, 1.0 V의 곡선이 한 점씩 그려지는 것을 본다. 원은 normal 격자 검증값(VG 1.0 V)이다. ② 제곱 법칙을 겹친다. 장채널 식은 포화 전류를 약 2배로 과대 평가하고, 포화가 시작되는 VD도 더 크다. ③ 포화 영역의 기울기를 본다. VD가 1 V를 넘어도 전류가 계속 오르는 것은 DIBL과 채널 길이 변조 때문이다. (제곱 법칙: μeff 150 cm²/V·s, Vt 0.36 V, m 1.3으로 가정한 비교선이다.)

2D 해의 포화 전류는 제곱 법칙보다 훨씬 낮고, \((V_G - V_t)^2\)보다는 \((V_G - V_t)\)에 가깝게 늘어난다(VG 0.8 → 1.0 V에서 제곱 법칙은 약 1.6배, 2D는 약 1.3배). 45 nm 채널에서는 가로 전계가 \(10^5\) V/cm을 쉽게 넘어 Canali 모델의 이동도가 속도 포화 쪽으로 꺾이기 때문이다. 그렇다면 장채널에서는 정말 핀치오프가 일어날까? 다음 시뮬레이터는 채널을 따라 깊이로 적분한 반전 전자 면밀도 \(N_\mathrm{inv}(x) = \int n\,dy\)를 그린다. 같은 VG = 0.8 V에서 1 µm 채널과 45 nm 채널을 비교한다.

SIMULATOR

채널을 따라 본 반전 전하: 핀치오프와 속도 포화

ID (VG 0.8 V)—
Ninv 드레인 끝 / 소스 끝—
드레인 끝 전자 평균 속도—
상태—
해볼 것: ① Lg 1 µm에서 VD를 0.05 → 0.4 → 0.8 V로 올린다. 드레인 끝의 반전 전하가 소스 쪽의 몇 %로 떨어지고(핀치오프), 그 뒤로는 전류가 거의 늘지 않는다. 장채널 \(V_{D,\mathrm{sat}} \approx (0.8 - 0.30)/1.3 \approx 0.4\) V와 맞는다. ② Lg 45 nm로 바꿔 같은 일을 한다. 드레인 끝 전하는 소스 쪽의 절반 아래로 내려가지 않고, 대신 드레인 끝 전자 속도가 \(10^7\) cm/s 근처에서 멈춘다. ③ 두 경우 모두 오른쪽 그래프의 전류가 포화한다. 겉모습은 같아도 원인이 다르다. (coarse 격자. 가는 선은 이미 푼 다른 VD의 곡선이다. 핀치오프된 영역에서도 전하는 0이 아니다. 전자가 높은 전계로 빠르게 지나가므로 적은 전하로 같은 전류를 나른다.)

장채널에서는 핀치오프 뒤 드레인 끝 몇십 nm의 전하가 크게 줄고, 이 짧은 구간이 추가된 드레인 전압을 떠안는다. 짧은 채널에서는 그 전에 속도 포화가 먼저 와서, 전하는 채널 전체에 비교적 고르게 남고 전류는 \(q N_\mathrm{inv} v_\mathrm{sat}\)로 묶인다. 실제 45 nm 소자는 여기에 속도 과도와 탄도 수송이 더해져 드리프트-확산보다 전류가 더 크다. 이 장의 Ion 0.715 mA/µm가 공개된 45 nm급 소자(1 mA/µm 이상)보다 낮은 이유 가운데 하나이며, 14장에서 다룬다.

게이트 길이를 줄이면: 롤오프와 역단채널 효과

채널이 짧아지면 소스·드레인 접합의 공핍 영역이 채널 공핍 전하의 일부를 "대신" 지탱한다. 게이트가 지탱해야 할 전하가 줄어 문턱 전압이 내려간다. 이것이 문턱 전압 롤오프(Vt roll-off)다. 2D 포아송 방정식의 해를 근사하면 단채널 효과는 채널 길이를 특성 길이 \(\lambda\)로 나눈 값에 지수적으로 의존한다.

$$\Delta V_t \;\approx\; -\,2\,(V_{bi} - 2\phi_F)\,e^{-L_\mathrm{eff}/2\lambda}\;-\;\eta\,V_D\,e^{-L_\mathrm{eff}/2\lambda'}, \qquad \lambda = \sqrt{\frac{\varepsilon_\mathrm{si}}{\varepsilon_\mathrm{ox}}\,t_\mathrm{ox}\,W_\mathrm{dep}}$$
\(V_{bi}\): 소스-채널 내부 전위, \(L_\mathrm{eff}\): 표면 금속학적 접합 사이 거리(TN-45는 약 22 nm), 둘째 항이 DIBL. TN-45의 \(\lambda\)는 \(\sqrt{3 \times 1.2 \times 13} \approx 7\) nm 정도다. 얇은 산화막과 얕은 공핍(높은 도핑)이 \(\lambda\)를 줄여 짧은 채널을 버티게 한다.

그런데 TN-45에는 할로(포켓)가 있다. 게이트 끝 바로 안쪽에 붕소를 국소적으로 진하게 넣은 것이다. 채널이 길면 할로는 양 끝에만 있어 평균 도핑에 거의 기여하지 않고, 채널이 짧아지면 두 할로가 채널 대부분을 덮어 평균 도핑과 Vt를 올린다. 이 때문에 길이를 줄일 때 Vt가 처음에는 오히려 오르는 역단채널 효과(Reverse short-channel effect, RSCE)가 생기고, 더 줄이면 결국 롤오프가 이긴다. 아래는 2D 풀이(normal 격자)로 확인한 게이트 길이 표다.

Lg (nm)30354045506080120200
Vt,sat (V)붕괴0.040.180.260.300.320.310.290.27
Vt,lin (V)0.060.230.320.360.360.350.330.310.30
DIBL (mV/V)—1931471016938272524
SS (mV/dec)—16486798080797978
Ion (mA/µm)1.611.130.880.720.620.530.460.380.27
Ioff (nA/µm)93 0001 100231.50.420.210.210.210.19

45 nm에서 40 nm로 5 nm 줄였을 뿐인데 Ioff가 15배, 35 nm에서는 700배가 된다. 아래 시뮬레이터에서 이 곡선을 만져 본다. 실선은 2D 결과에 맞춘 빠른 압축 모델(가상 소스형, 할로를 반영한 실효 도핑과 \(\lambda\))로 할로 도즈를 바꾸면 바로 다시 그려진다. 네모는 위 표의 2D 검증값, 원은 여기서 직접 푼 2D 점이다.

SIMULATOR

Vt 롤오프와 할로

세로 손잡이로 Lg를 고른다
선택한 Lg—
Vt,sat (압축 모델)—
DIBL (압축 모델)—
2D 풀이 (coarse)—
해볼 것: ① 할로 배수 1에서 Vt,sat 곡선의 봉우리(Lg ≈ 60 nm)를 찾는다. 그보다 길면 Vt가 천천히 내려가고(역단채널 효과의 반대편), 짧으면 급락한다. ② 할로를 0으로 줄인다. 봉우리가 사라지고 곡선 전체가 수백 mV 내려가며 45 nm에서 이미 문턱이 무너진다. ③ 할로를 1.5배로 올린다. 짧은 쪽이 버티지만 긴 소자의 Vt도 함께 오른다. ④ 손잡이를 40 nm에 두고 2D로 풀어 압축 모델과 비교한다. (압축 모델은 Lg 30~200 nm의 할로 배수 1 결과에 맞췄으므로 다른 할로 도즈에서는 경향만 믿는다. 2D 점은 coarse 격자라 normal보다 약 25 mV 낮다.)

할로 도즈를 바꾸면 롤오프와 역단채널 효과가 함께 움직인다. 할로를 진하게 하면 짧은 채널이 버티는 대신 긴 채널의 Vt도 오르고, 무엇보다 채널 도핑이 높아져 이동도와 Ion이 줄고 접합 누설이 는다. 할로 도즈는 이 세 가지의 타협점이며, 16장에서 반응 표면으로 다시 다룬다.

할로가 없으면: 펀치스루와 전류 경로

짧은 채널의 꺼짐 전류는 표면으로만 흐르지 않는다. 표면 아래에서 소스와 드레인의 공핍 영역이 만나면 게이트가 닿지 않는 깊이에 전위 장벽이 낮은 길이 생기고, 그 길로 전류가 샌다. 이것이 펀치스루(Punch-through)다. 할로와 레트로그레이드 웰은 표면 아래의 도핑을 높여 이 길을 막는다. 아래에서 TN-45(Lg 45 nm, VD = 1.0 V)를 할로가 있을 때, 없을 때, 할로 없이 채널 도핑을 균일하게 올렸을 때로 나눠 전자 전류 밀도 맵을 본다.

SIMULATOR

할로를 빼면 전류가 표면 아래로 샌다

ID (VD 1.0 V)—
채널 중앙 전류 중심 깊이—
깊이 5 nm 아래로 흐르는 몫—
상태—
해볼 것: ① 할로 있음, VG = 0에서 전류가 표면 1 nm 안에 몰려 있는 것을 본다. ② 할로 없음으로 바꾼다. 같은 VG = 0에서 전류가 약 4만 배로 뛰고, 중심이 표면 아래로 내려간다. VG를 −0.4 V까지 내려도 전류가 잘 줄지 않는다. 게이트가 깊은 곳의 길을 닫지 못한다. ③ "할로 없음 + 채널 1.5e19"로 바꾼다. 꺼짐 전류는 다시 nA 수준으로 내려오지만, 이 도핑은 채널 전체에 있으므로 긴 소자의 Vt가 0.5 V를 넘고 이동도가 떨어진다(오른쪽 위 작은 그래프의 VG > 0 쪽). (coarse 격자, Lg 45 nm. 작은 그래프에는 이미 푼 VG 점이 설정별로 쌓인다.)

할로가 없으면 Lg 45 nm의 문턱은 사라지고(Vt,sat를 정의할 수 없다), 꺼짐 전류는 약 0.1 mA/µm로 켜짐 전류와 한 자릿수밖에 차이 나지 않는다. 할로 대신 채널 전체를 진하게 해도 꺼짐은 막을 수 있지만 대가가 크다. 긴 소자(Lg 200 nm)의 Vt,sat가 0.26 → 0.52 V로 오르고 Ion은 4분의 1로 준다. 할로는 "짧은 소자에서만 진해지는 도핑"이라는 점에서 이 둘을 갈라놓는다. 꺼짐 상태에서 VG를 더 낮추면 할로가 있어도 표면 전류가 줄어든 만큼 깊은 곳의 접합·펀치스루 성분이 상대적으로 드러나 전류 중심이 수십 nm 아래로 내려간다. 2D 해가 아니면 볼 수 없는 장면이다.

TN-45 특성 카드

마지막으로 이 장의 모든 단계를 한 번에 돌린다. 게이트 길이와 할로 도즈를 고르고 계산하면, 평형 → 선형 Id-Vg → 포화 Id-Vg를 차례로 풀어 Vt,lin, Vt,sat, SS, DIBL, Ion, Ioff를 뽑고 가상 사양과 비교한다. 사양은 이 책이 정한 연습용 기준이다(Vt,sat 0.20~0.35 V, SS ≤ 90 mV/dec, DIBL ≤ 120 mV/V, Ion ≥ 0.6 mA/µm, Ioff ≤ 10 nA/µm).

SIMULATOR

TN-45 특성 카드: 레시피 하나를 끝까지 푼다

Vt,lin—
Vt,sat—
SS—
DIBL—
Ion—
Ioff—
해볼 것: ① 기본값(Lg 45, 할로 1, normal)으로 계산해 타깃 표의 값(0.356 / 0.259 V, 79 mV/dec, 101 mV/V, 0.715 mA/µm, 1.5 nA/µm)을 재현한다. 회색 곡선은 직전 계산이다. ② Lg 40으로 줄인다. Ion은 사양을 넉넉히 넘지만 DIBL과 Ioff가 사양을 깬다. ③ Lg 40에서 할로를 1.5배로 올려 사양을 되찾을 수 있는지 본다. ④ 할로를 0으로 두면 어느 길이에서도 카드가 성립하지 않는다. (normal 격자는 50점에 수 초 걸린다. 탐색은 coarse로 하고 마지막 확인을 normal로 하는 것이 실제 TCAD 작업의 순서이기도 하다.)

카드 하나에 숫자 여섯 개지만, 그 뒤에는 2D 해 50개가 있다. 게이트 길이를 줄이면 Ion은 좋아지고 Ioff·DIBL은 나빠지며, 할로는 그 사이의 타협을 옮긴다. 사양의 한 축을 맞추면 다른 축이 깨지는 것, 그래서 공정 변수(할로 도즈, 스페이서 폭, 어닐 온도)와 소자 특성 사이의 민감도를 알아야 한다는 것이 TCAD가 존재하는 이유다.

TARGET TN-45타깃 파일 · 12장

TN-45를 처음으로 2D로 켜다

해석식 도핑, normal 격자(2009 노드), 이동도 full 모델, 볼츠만 통계로 푼 TN-45의 특성은 Vt,lin 0.356 V, Vt,sat 0.259 V(정전류 2.22 µA/µm, 최대 gm 외삽 Vt,lin은 0.390 V), SS 79 mV/dec, DIBL 101 mV/V, Ion 0.715 mA/µm, Ioff 1.5 nA/µm다. 공정 모사 결과(7장의 스파이크 어닐 뒤 도핑)를 그대로 넣으면 0.340 / 0.255 V, 80.5 mV/dec, 90 mV/V, 0.70 mA/µm, 약 2 nA/µm로 해석식과 거의 같다. 격자를 fine으로 바꾸면 Vt는 약 12 mV 오르고 Ion은 약 6% 준다. 게이트 길이 표에서 TN-45의 45 nm는 할로 덕분에 롤오프 절벽의 바로 위에 서 있다. 40 nm에서 Ioff가 23 nA/µm, 35 nm에서 1.1 µA/µm로 무너지고, 할로를 빼면 45 nm에서도 문턱이 사라진다.

이 장에서 정한 것Id-Vg·Id-Vd와 다섯 특성값(Vt, SS, DIBL, Ion, Ioff), 추출 규칙(정전류 10−7·W/L), 기준 격자(normal)와 그 오차.
아직 남은 문제VD = 1 V에서 드레인 끝 전계가 106 V/cm에 가깝다. 이 전계가 만드는 뜨거운 전자와 기판 전류는 아직 계산하지 않았다. Ion이 실제 45 nm 소자보다 낮다.
다음 단계13장에서 같은 해의 드레인 끝 전계, 충돌 이온화, 자기 발열을 계산한다.

핵심 정리

  1. 2D MOSFET 시뮬레이션은 구조·도핑, 격자, 전극·경계 조건, 물리 모델, 바이어스 계획의 다섯 입력으로 세운다. 평형에서 출발해 작은 간격으로 바이어스를 올리고 앞의 해를 초기값으로 쓰는 연속법이 수렴의 열쇠다.
  2. 문턱 아래 전류는 소스 쪽 전위 장벽을 넘는 열전자이며 \(e^{-E_b/kT}\)로 변한다. 짧은 채널에서는 드레인도 장벽을 낮추고(DIBL), TN-45에서 그 크기는 약 100 mV/V다.
  3. Vt는 추출 규칙이 정한다. 정전류법(10−7·W/L)과 최대 gm 외삽법은 같은 곡선에서 수십 mV 다른 값을 준다. 격자 수렴도 함께 보고해야 한다(TN-45: coarse → normal 25 mV, normal → fine 12 mV).
  4. 장채널 SS는 \(59.6\ \mathrm{mV/dec}\times(1 + C_\mathrm{dep}/C_\mathrm{ox})\)이고 2D 해와 1~2 mV/dec 안에서 맞는다. 짧은 채널과 낮은 도핑, 두꺼운 산화막에서 SS가 나빠진다.
  5. 장채널의 포화는 드레인 끝 반전 전하가 사라지는 핀치오프이고, 45 nm 채널의 포화는 속도 포화다. 제곱 법칙은 TN-45의 포화 전류를 약 2배 과대 평가한다.
  6. 게이트 길이를 줄이면 Vt가 지수적으로 떨어진다(롤오프). 할로는 짧은 채널의 평균 도핑을 올려 역단채널 효과를 만들고 펀치스루를 막는다. TN-45는 40 nm 아래에서 무너지고, 할로가 없으면 45 nm에서도 표면 아래로 전류가 새어 문턱이 사라진다.

확인 퀴즈

VD = 0.05 V에서 Vt = 0.356 V, VD = 1.0 V에서 Vt = 0.259 V를 얻었다. DIBL은?

DIBL = (0.356 − 0.259) V / (1.0 − 0.05) V = 0.097/0.95 ≈ 0.102 V/V = 102 mV/V. 분모는 1 V가 아니라 두 드레인 전압의 차이다. 엔진 값 101 mV/V와의 차이는 Vt를 세 자리로 반올림한 탓이다.

장채널 MOSFET에서 \(C_\mathrm{dep}/C_\mathrm{ox} = 0.2\)이고 계면 트랩은 없다. 300 K의 문턱 아래 기울기에 가장 가까운 것은?

SS = ln10·kT/q·(1 + Cdep/Cox) = 59.6 × 1.2 ≈ 71.5 mV/dec. 60 mV/dec는 Cdep → 0인 이상적 한계이고, 열전자 주입을 쓰는 MOSFET은 상온에서 이보다 작아질 수 없다.

할로가 있는 TN-45에서 게이트 길이를 200 nm에서 60 nm로 줄였더니 Vt,sat가 0.27 V에서 0.32 V로 올랐다. 가장 알맞은 설명은?

역단채널 효과다. 할로는 게이트 끝 근처에만 있으므로 채널이 길면 평균 도핑에 거의 기여하지 않고, 짧아질수록 채널의 큰 몫을 덮어 Vt를 올린다. DIBL은 장벽을 낮추어 Vt를 내리는 쪽이고, 속도 포화는 켜진 뒤의 전류를 정할 뿐 문턱 전압과는 무관하다. 더 줄이면(45 nm 아래) 롤오프가 이겨 Vt가 급락한다.

2D 해에서 Lg 1 µm 소자는 VD를 올리자 드레인 끝 반전 전하가 소스 쪽의 몇 %로 떨어졌지만, Lg 45 nm 소자는 절반 아래로 떨어지지 않았다. 둘 다 전류는 포화했다. 45 nm 소자의 포화를 가장 잘 설명하는 것은?

짧은 채널에서는 가로 전계가 커서 전하가 사라지기 전에 속도가 vsat(약 107 cm/s)에 닿는다. 그래서 전하는 남아 있어도 전류가 더 늘지 않는다. 핀치오프는 장채널의 포화 기구이고, 이 모델에는 게이트 터널링이 없다.