Chapter 11

MOS 커패시터와 양자 보정

MOSFET의 심장은 게이트 아래 1D 단면이다. 게이트, 수 nm의 산화막, 실리콘. 게이트 전압이 실리콘 표면의 밴드를 얼마나 휘게 하는지가 문턱 전압과 켜짐 전류를 정한다. 이 장은 TN-45의 게이트 스택을 하나의 MOS 커패시터로 떼어 내 포아송 방정식으로 푼다. 축적·공핍·반전을 밴드로 보고, 측정의 기본인 C-V 곡선을 시뮬레이션하고, 마지막으로 고전 모델이 놓치는 것, 즉 반전층 전자가 표면에서 1 nm쯤 떨어져 산다는 양자 효과를 넣는다. 그러면 EOT 1.2 nm짜리 산화막이 전기적으로는 2 nm보다 두껍게 보이는 이유가 숫자로 나온다.

게이트 아래 1D 단면

TCAD 흐름에서 이 장은 소자 특성 단계다. 9장의 PN 접합이 두 반도체 영역의 경계였다면, MOS 커패시터는 반도체와 금속(또는 고농도 다결정 실리콘) 사이에 전류가 흐르지 않는 절연막을 끼운 구조다. 산화막을 지나는 전류가 없으니 평형에서 실리콘의 페르미 준위는 평평하고, 풀어야 할 것은 3장의 포아송 방정식 하나다. 산화막 안에는 전하가 없으므로 전계가 일정하고(\(\varepsilon\) 비율만큼 계면에서 끊긴다), 실리콘 쪽은 볼츠만 통계의 전자·정공과 이온화된 억셉터가 전하를 만든다.

$$\frac{d}{dx}\!\left(\varepsilon(x)\frac{d\psi}{dx}\right) = -q\left(p - n + N_D^+ - N_A^-\right),\qquad n = n_i e^{\psi/V_t},\;\; p = n_i e^{-\psi/V_t}$$
\(\psi\): 진성 준위 기준 전위(실리콘 페르미 준위를 0으로 둔다), \(\varepsilon\): 산화막 \(3.9\varepsilon_0\), 실리콘 \(11.7\varepsilon_0\), \(V_t = kT/q\). 경계 조건: 게이트 쪽은 \(\psi = V_g - \phi_{ms}\) 꼴의 디리클레(금속) 또는 오믹 접촉이 붙은 다결정 영역, 기판 쪽 깊은 곳은 전기적 중성.

엔진의 TC.moscap은 이 방정식을 계면에서 0.02 nm로 시작해 안쪽으로 1.08배씩 넓어지는 기하급수 격자 위에서 뉴턴법으로 푼다. 게이트 전압은 평탄 대역에서 출발해 조금씩 올리며(바이어스 램프) 앞의 해를 초기값으로 쓴다. 아래 시뮬레이터에서 게이트의 페르미 준위를 직접 끌어 올리고 내려 본다. 게이트 전압 \(V_g\)만큼 게이트 쪽 페르미 준위가 \(-qV_g\)로 움직이고, 그 차이를 산화막과 실리콘이 나눠 가진다.

SIMULATOR

게이트 전압과 밴드 휨: 축적에서 강반전까지

게이트 쪽(왼쪽)을 위아래로 끈다
영역—
표면 전위 ψs—
2φF—
실리콘 전하 Qs—
반전 전자 Ninv—
뉴턴 반복 / 격자 점—
해볼 것: ① Vg를 −2 V로 내린다. 표면에서 밴드가 위로 휘어 정공이 쌓인다(축적). ② 천천히 올리면서 표면의 Ei가 EF를 넘는 순간(ψs = φF)과 ψs = 2φF를 찾는다. 그 뒤로는 Vg를 올려도 ψs가 거의 늘지 않는다. 늘어난 전압은 산화막이 먹는다. ③ 표면 첫 격자 간격을 2~4 nm로 성기게 하면 ψs가 수십 mV 틀어진다. 강반전층은 1 nm보다 얇아서 그것을 해상할 격자가 필요하다. (산화막 3 nm, 일함수 4.05 eV의 이상적인 n⁺ 게이트, 300 K 볼츠만 통계. 산화막은 그림에서 실제보다 넓게 그렸다. 게이트 쪽 페르미 준위 = −qVg.)

네 영역이 차례로 보인다. 음의 게이트 전압에서는 표면 쪽 밴드가 위로 휘며 다수 캐리어인 정공이 계면에 쌓인다(축적(Accumulation)). 평탄 대역을 지나면 정공이 밀려나고 이온화된 억셉터만 남는다(공핍(Depletion)). \(\psi_s > \phi_F\)이면 표면에서 전자가 정공보다 많아지고(약반전(Weak inversion)), \(\psi_s = 2\phi_F\)에서 표면 전자 농도가 기판의 정공 농도와 같아진다. 이것이 고전적 문턱의 정의인 강반전(Strong inversion)의 시작이다. 강반전에서 \(\psi_s\)가 거의 멈추는 까닭은 전자 농도가 \(e^{\psi_s/V_t}\)로 늘기 때문이다. 전하가 두 배가 되는 데 \(V_t\ln 2 \approx 18\) mV면 충분하다.

−−− +++ 축적 (Vg < VFB) 정공이 계면에 얇게 쌓인다 +++ N⁻ N⁻N⁻ N⁻ Wd 공핍 이온화 억셉터만 남는다 ++++ e⁻ N⁻ N⁻ Wdmax 강반전 (ψs ≥ 2φF) 공핍 폭은 멈추고 전자층이 자란다
세 영역의 전하. 왼쪽부터 게이트(다결정), 산화막, p형 실리콘. 게이트 전하와 같은 크기의 반대 부호 전하가 실리콘에 생긴다. 축적과 반전 전하는 계면에 1~2 nm 두께로 얇게 몰리지만 공핍 전하는 \(W_d\)에 걸쳐 퍼진다. 강반전에서 공핍 폭은 \(W_{d,\max}\)에서 멈춘다.

표면 전위와 전하: Qs(ψs)

실리콘 쪽만 떼어 보면 포아송 방정식을 한 번 적분할 수 있다. 표면 전계를 표면 전위의 함수로 쓰고 가우스 법칙 \(Q_s = -\varepsilon_s E_s\)를 쓰면 실리콘의 전체 전하가 \(\psi_s\)만의 함수로 나온다(Sze의 F 함수).

$$Q_s = \mp\frac{\sqrt{2}\,\varepsilon_s V_t}{L_D}\,F(\psi_s),\qquad F = \sqrt{\left(e^{-\psi_s/V_t} + \frac{\psi_s}{V_t} - 1\right) + \frac{n_i^2}{N_A^2}\left(e^{\psi_s/V_t} - \frac{\psi_s}{V_t} - 1\right)}$$
\(L_D = \sqrt{\varepsilon_s V_t/(qN_A)}\): 외인성 디바이 길이, 부호는 \(\psi_s > 0\)이면 음(공핍·반전), \(\psi_s<0\)이면 양(축적). 첫 괄호는 정공과 억셉터, 둘째 괄호는 전자 몫. \(n_i^2/N_A^2 = e^{-2\phi_F/V_t}\)이므로 둘째 항은 \(\psi_s \approx 2\phi_F\)에서 비로소 첫 항을 따라잡는다.

아래 그래프의 실선이 이 해석식이고, 점은 엔진이 게이트 전압을 바꿔 가며 포아송 방정식을 풀어 얻은 \((\psi_s, |Q_s|)\)다. 로그 축이라 네 영역이 기울기로 구분된다. 표시선을 끌어 \(\psi_s\)를 옮겨 본다.

SIMULATOR

Qs(ψs): 해석식과 수치해

세로 표시선을 좌우로 끈다
ψs—
|Qs| 해석식—
그중 반전 전하 몫—
φF—
수치해 대 해석식 최대 차이—
해볼 것: ① 표시선을 0 V 근처에서 왼쪽으로 옮긴다. 축적 전하는 \(e^{-\psi_s/2V_t}\)로 가파르게 는다. ② 공핍 구간(0 < ψs < 2φF)에서는 공핍 근사 \(\sqrt{2q\varepsilon_s N_A\psi_s}\)와 거의 겹친다. ③ 2φF를 넘자 곡선이 다시 지수적으로 꺾인다. NA를 올리면 φF가 오른쪽으로 밀리고 공핍 전하가 커진다. (볼츠만 통계, 완전 이온화. 수치해는 산화막 3 nm·이상 게이트 MOS를 −2~+3 V로 푼 결과이고 Qs = −Qg로 읽었다.)

수치해와 해석식이 몇 퍼센트 안에서 겹친다. 이것은 당연해 보이지만 시뮬레이터가 옳게 짜였는지 확인하는 첫 시험이다. 격자, 경계 조건, 통계 가운데 하나라도 틀리면 여기서 어긋난다. 강반전 쪽에서 곡선이 \(e^{\psi_s/2V_t}\)로 꺾이는 것이 문턱 전압 위에서 \(\psi_s\)가 "고정"되는 이유다.

C-V: 저주파, 고주파, 깊은 공핍

MOS 커패시터를 측정하는 가장 흔한 방법은 직류 게이트 전압에 작은 교류 신호를 얹어 용량을 재는 것이다. 미소 용량은 게이트 전하의 기울기 \(C = dQ_g/dV_g\)이고, 산화막 용량과 실리콘 용량이 직렬로 이어진 꼴이 된다.

$$\frac{1}{C} = \frac{1}{C_{ox}} + \frac{1}{C_s},\qquad C_{ox} = \frac{\varepsilon_{ox}}{t_{ox}},\qquad C_s = -\frac{dQ_s}{d\psi_s},\qquad C_{\min}^{HF} = \left(\frac{1}{C_{ox}} + \frac{W_{d,\max}}{\varepsilon_s}\right)^{-1}$$
평탄 대역에서 \(C_s = \varepsilon_s/L_D\)이므로 \(C_{FB} = (1/C_{ox} + L_D/\varepsilon_s)^{-1}\). \(W_{d,\max} = \sqrt{4\varepsilon_s\phi_F/(qN_A)}\).

문제는 반전층의 전자가 어디서 오는가다. p형 기판에서 전자는 소수 캐리어라서 공핍층 안의 열생성으로만 공급된다. 그 시간 상수(수십 ms~수 s)보다 느리게 교류를 걸면 전자가 신호를 따라가고(저주파, LF), 반전 용량은 다시 \(C_{ox}\)로 돌아온다. 1 MHz 같은 고주파에서는 전자가 따라가지 못하므로 교류 전하는 공핍층 가장자리에서만 오르내리고(고주파, HF), 용량은 \(C_{\min}\)에 머문다. 직류 전압마저 빨리 쓸면 전자를 만들 시간이 없어 공핍층이 \(W_{d,\max}\)를 넘어 계속 넓어진다(깊은 공핍, Deep depletion). 엔진은 세 경우를 각각 다르게 푼다. LF는 평형 해의 선형화, HF는 같은 평형 해에서 소수 캐리어를 얼린 선형화, 깊은 공핍은 전자의 준페르미 준위를 멀리 밀어 반전층 자체를 없앤 해다.

SIMULATOR

세 가지 C-V를 한 번에 스윕한다

Cox—
HF Cmin/Cox 수치 · 해석—
CFB/Cox—
Vfb · Vt(해석)—
스윕 뉴턴 반복 합—
저주파(LF)고주파(HF)깊은 공핍
해볼 것: ① 세 곡선이 축적과 공핍에서는 같고 반전에서만 갈라지는 것을 본다. 다수 캐리어(정공)는 유전 이완 시간(ps 이하) 안에 응답하므로 주파수와 무관하다. ② NA를 올리면 Wd,max가 줄어 HF Cmin이 올라간다. 도핑을 Cmin으로 거꾸로 추출하는 것이 표준 측정법이다. ③ tox를 2 nm로 줄이면 Cox가 커져 같은 실리콘 용량이 상대적으로 더 큰 몫을 차지한다. 축적의 C/Cox가 1에서 멀어진다. (이상 n⁺ 게이트, 계면 트랩 없음. 선은 직렬 용량식이 아니라 엔진이 dQg/dVg를 선형화로 직접 구한 값이다. 점선은 해석식 Cmin과 CFB.)

10 nm 산화막, \(N_A = 10^{17}\) cm⁻³에서 HF \(C_{\min}/C_{ox}\)는 약 0.215, 공핍 근사는 0.224다. 수치해가 조금 낮은 것은 공핍층 가장자리가 계단이 아니라 \(L_D\) 폭으로 번져 있기 때문이다. LF 강반전은 0.98까지 돌아오고, 깊은 공핍은 3 V에서 0.13까지 내려간다. 실제 측정에서 깊은 공핍은 빛이나 누설이 전자를 공급하면 시간이 지나며 HF 곡선으로 돌아오는데, 그 회복 시간이 소수 캐리어 생성 수명을 재는 방법(Zerbst 법)이 된다.

평탄 대역 전압: 일함수 차와 산화막 전하

지금까지는 게이트 전압 0에서 밴드가 평평하다고 가정하지 않았다. 게이트와 실리콘의 일함수가 다르면 두 물질을 이어 붙이는 순간 페르미 준위를 맞추느라 전하가 옮겨 가고, 밴드는 이미 휘어 있다. 밴드를 다시 평평하게 만드는 게이트 전압이 평탄 대역 전압(Flat-band voltage)이다. 산화막 안이나 계면에 고정 전하가 있으면 그만큼 더 밀어야 한다.

$$V_{FB} = \phi_{ms} - \frac{Q_{ox}}{C_{ox}},\qquad \phi_{ms} = \phi_m - \left(\chi + \frac{E_g}{2q} + \phi_F\right)\;(\text{p형}),\qquad V_t = V_{FB} + 2\phi_F + \frac{\sqrt{2q\varepsilon_s N_A (2\phi_F)}}{C_{ox}}$$
\(\phi_m\): 게이트 일함수(n⁺ 다결정 ≈ \(\chi\) = 4.05 eV, p⁺ 다결정 ≈ \(\chi + E_g\) = 5.17 eV), \(Q_{ox}\): 계면에 있다고 본 산화막 고정 전하(C/cm²). 산화막 속 깊이 \(x\)에 있는 전하는 \(x/t_{ox}\)만큼만 효과가 있다.

평탄 대역 전압은 C-V 곡선 전체를 가로로 옮길 뿐 모양을 바꾸지 않는다. 그래서 측정한 C-V에서 \(C = C_{FB}\)가 되는 전압을 읽어 \(V_{FB}\)를 뽑고, 일함수 차를 빼서 산화막 전하를 역산한다.

SIMULATOR

게이트 재료와 산화막 전하가 C-V를 옮긴다

φms—
−Qox/Cox—
VFB 엔진 · C-V 추출—
Vt (해석식)—
해볼 것: ① n⁺와 p⁺ 다결정을 바꾼다. 일함수가 밴드갭만큼(약 1.1 eV) 다르므로 곡선이 1.1 V 옮겨 간다. 이것이 CMOS에서 nMOS와 pMOS 게이트를 따로 도핑하는 이유다. ② Qox/q를 +5×10¹¹ cm⁻²로 둔다. 10 nm 산화막에서 −0.23 V 이동이다. ③ 금속 게이트로 바꾸고 일함수를 4.6 eV(밴드갭 가운데 근처)에 둔다. VFB가 n⁺ poly보다 약 0.55 V 높아져 nMOS 문턱이 너무 높아진다. (고주파 C-V, p 10¹⁷, tox 10 nm, 다결정 공핍은 넣지 않았다. 점선은 φms = 0, Qox = 0인 이상 곡선.)

계면 트랩: C-V가 늘어난다

Si/SiO₂ 계면에는 끊어진 결합(댕글링 본드)이 남아 밴드갭 안에 에너지 준위를 만든다. 이 계면 트랩(Interface trap, Dit)은 표면의 페르미 준위가 지나갈 때마다 전자를 채우거나 비우므로, 게이트 전압의 일부가 트랩 전하를 바꾸는 데 쓰인다. 같은 \(\Delta\psi_s\)를 얻는 데 더 많은 \(\Delta V_g\)가 필요해진다.

$$\frac{dV_g}{d\psi_s} = 1 + \frac{C_s + C_{it}}{C_{ox}},\qquad C_{it} = q^2 D_{it},\qquad C_{LF} = \left[\frac{1}{C_{ox}} + \frac{1}{C_s + C_{it}}\right]^{-1}$$
\(D_{it}\): 단위 면적·단위 에너지당 트랩 밀도(cm⁻²eV⁻¹). 좋은 열산화 계면은 수소 처리 뒤 \(10^{10}\) cm⁻²eV⁻¹ 수준, 처리 전이나 고유전막 계면은 \(10^{11}\sim10^{12}\)이다.

고주파에서는 트랩도 신호를 따라가지 못하므로(트랩의 응답 시간이 길다) 용량 자체에는 \(C_{it}\)가 보이지 않는다. 대신 직류 \(\psi_s(V_g)\)가 느려지므로 HF 곡선이 가로로 늘어진다(Stretch-out). 이상 곡선과 비교해 늘어난 정도를 읽는 것이 Terman 법이고, LF와 HF를 비교하는 것이 high-low 법이다.

SIMULATOR

Dit가 만드는 늘어짐(Stretch-out)

Cit/Cox—
HF 곡선 폭(0.9→0.35 Cox) 이상 · Dit—
중간갭 dψs/dVg 이상 · Dit—
해볼 것: ① Dit를 0에서 10¹²까지 올린다. HF 곡선의 공핍 구간이 중간갭 점(ψs = φF)을 중심으로 가로로 늘어지지만 축적과 Cmin 높이는 그대로다. 곡선 폭(0.9 → 0.35 Cox)이 넓어지는 것을 읽는다. ② 아래 그래프의 ψs(Vg) 기울기가 줄어든다. MOSFET에서는 이것이 문턱 아래 기울기(SS)를 나쁘게 만든다(12장). ③ 저주파 곡선을 켜면 공핍 구간에서 Cit가 Cs에 더해져 골이 메워진다. (트랩은 중간갭 위로 억셉터형, 아래로 도너형으로 보고 에너지에 고르게 분포한다고 가정했다. p 10¹⁷, tox 10 nm, 이상 n⁺ 게이트. 점선은 Dit = 0.)

다결정 실리콘 게이트의 공핍

n⁺ 다결정 게이트는 금속처럼 보이지만 결국 반도체다. 반전 상태에서 게이트에는 양전하가 필요하고, n⁺ 다결정에서 양전하는 전자가 빠져나간 공핍층, 즉 이온화된 도너로만 만들 수 있다. 도핑이 \(10^{20}\) cm⁻³이면 반전 전하 \(10^{13}\) cm⁻²를 맞추는 데 약 1 nm의 공핍층이 생긴다. 1 nm의 실리콘은 산화막으로 치면 \(1/3\) nm다. EOT 1.2 nm 앞에서는 작지 않다.

$$\frac{1}{C} = \frac{1}{C_{poly}} + \frac{1}{C_{ox}} + \frac{1}{C_s},\qquad W_{poly} \approx \frac{|Q_g|}{qN_{poly}},\qquad \Delta t_{\text{eq}} \approx \frac{\varepsilon_{ox}}{\varepsilon_{si}}W_{poly}$$
\(N_{poly}\): 게이트 활성 도핑. 다결정은 결정립계에 도펀트가 갇혀 활성 농도가 화학 농도보다 낮다. 공핍층에 걸리는 전압 \(qN_{poly}W_{poly}^2/2\varepsilon_s\)만큼 실리콘에 전달되는 전압도 줄어든다.
SIMULATOR

게이트 도핑을 낮추면 반전 용량이 무너진다

C/Cox (Vg = 1 V) 금속 · poly—
Wpoly (1 V)—
게이트 공핍 전압 강하—
등가 두께 증가 ≈ Wpoly/3—
이상 금속 게이트(같은 일함수)n⁺ 다결정 게이트
해볼 것: ① 기본값(10²⁰)에서 반전 쪽 C/Cox가 금속 게이트보다 낮다. 축적 쪽 차이는 훨씬 작다. 이때 게이트 쪽은 공핍이 아니라 전자가 쌓이는 축적이고, 남은 차이는 다결정 축적층의 얇은 두께다. ② Npoly를 3×10¹⁹까지 내린다. 반전 용량이 Vg를 올릴수록 오히려 줄어든다. 게이트 공핍층이 전압을 따라 넓어지기 때문이다. ③ 10²¹로 올리면 금속에 다가간다. 고유전막·금속 게이트(HKMG)가 다결정을 대신한 이유 가운데 하나다. (TN-45 게이트 스택: p 2×10¹⁸, EOT 1.2 nm, 저주파 고전 C-V. 다결정 두께 40 nm, 그 위는 오믹 접촉.)

반전층의 양자 구속: 슈뢰딩거–포아송

강반전에서 표면 전계는 1 MV/cm 근처다. 전자가 느끼는 퍼텐셜은 산화막의 높은 벽(약 3.1 eV)과 기울기 \(qE_s\)인 비탈이 만든 삼각 우물이고, 그 폭은 수 nm에 불과하다. 전자의 드브로이 파장(상온에서 약 10 nm)보다 좁으므로 표면에 수직한 운동은 양자화된다. 에너지는 띄엄띄엄한 부띠(Subband)가 되고, 파동 함수는 산화막 벽에서 0이어야 하므로 전자 밀도의 정점이 계면에서 1 nm쯤 안쪽으로 물러난다. 고전 모델은 전자를 계면에 바짝 붙여 놓는다.

$$-\frac{\hbar^2}{2m_z}\frac{d^2\xi_{ij}}{dx^2} + E_c(x)\,\xi_{ij} = E_{ij}\,\xi_{ij},\qquad n(x) = \sum_{i,j} \frac{g_i m_{d,i} kT}{\pi\hbar^2}\ln\!\left(1 + e^{(E_F - E_{ij})/kT}\right)|\xi_{ij}(x)|^2$$
\(i\): 계곡 종류. Si(100) 표면에서 수직 방향 질량이 무거운 2겹 계곡 Δ2(\(m_z = 0.916\), 상태 밀도 질량 \(m_d = 0.19\), \(g = 2\))와 가벼운 4겹 계곡 Δ4(\(m_z = 0.19\), \(m_d = 0.417\), \(g = 4\)). \(j\): 부띠 번호. 2D 상태 밀도는 계단 꼴이고 적분하면 로그 꼴의 페르미 적분이 된다. \(E_c(x)\)는 다시 \(n(x)\)로 정해지므로 포아송과 번갈아 자기 일관적으로 푼다.

엔진의 qm: "sp"는 계면부터 20 nm를 양자 상자로 잡고(산화막 쪽은 무한 벽), 두 계곡의 부띠 10개씩을 구해 전자 밀도를 만들고, 그 밀도로 포아송을 다시 푸는 예측–보정 반복을 전위 변화가 \(10^{-7}\) V 아래로 떨어질 때까지 돈다. 아래 왼쪽은 우물과 부띠(가로선)와 \(|\xi|^2\), 오른쪽은 같은 게이트 전압에서 고전 모델과 양자 모델의 \(n(x)\)다.

SIMULATOR

삼각 우물의 부띠와 반전층 중심

E0(Δ2) − EF—
E0(Δ4) − EF—
Δ2 첫 부띠 점유 몫—
Ninv 고전 · SP—
반전층 중심 고전 · SP—
해볼 것: ① Δ2와 Δ4를 번갈아 본다. 질량이 무거운 Δ2의 첫 부띠가 더 낮아서 전자 대부분이 여기에 있다(계곡 분리). ② Vg를 올리면 우물이 가팔라져 부띠 간격이 벌어지고, 중심이 계면 쪽으로 조금 다가간다. ③ 고전 n(x)는 계면 바로 앞에서 정점을 찍지만 SP는 계면에서 0이고 1 nm 근처에서 정점이다. 같은 Vg에서 SP의 반전 전하가 적다. (TN-45 스택: p 2×10¹⁸, EOT 1.2 nm, n⁺ poly 10²⁰. 볼츠만 대신 2D 페르미 통계, 산화막 침투 무시, 비포물선성 무시. 가로선 길이는 고전적 전환점까지.)

Vg = 1 V에서 Δ2 첫 부띠는 페르미 준위 아래 약 26 meV에 있고, 반전 전자 약 6.0×10¹² cm⁻² 가운데 5.45×10¹²(약 91%)가 그 한 부띠에 있다. 반전층 중심은 고전 0.23 nm에서 SP 약 1.18 nm로 물러난다. 첫 부띠가 전도대 바닥보다 수십 meV 위에 있으므로 같은 전하를 만들려면 표면 전위가 그만큼 더 필요하고, 이것이 문턱 전압을 수십 mV 올린다. 두 효과를 합쳐 반전층은 산화막이 조금 더 두꺼워진 것처럼 행동한다.

밀도 기울기: 2D·3D 시뮬레이터용 양자 보정

슈뢰딩거–포아송은 정확하지만 1D 단면마다 고유값 문제를 풀어야 하고, 전류가 흐르는 2D·3D 소자에 그대로 넣기 어렵다. 상용 TCAD가 기본으로 쓰는 것은 밀도 기울기(Density gradient) 모델이다. 전자 밀도의 곡률에 비례하는 "양자 퍼텐셜" \(\Lambda\)를 더해 밀도가 벽 근처에서 급하게 변하지 못하게 한다.

$$n = N_c \exp\!\left(\frac{E_F - E_c - \Lambda}{kT}\right),\qquad \Lambda = -\frac{\hbar^2}{6\,m_{DG}}\,\frac{\nabla^2\sqrt{n}}{\sqrt{n}}$$
\(m_{DG}\): 맞춤 질량(엔진 기본 0.15 \(m_0\), 상용 도구의 \(\gamma\) 인자에 해당). 산화막 안까지 \(\sqrt{n}\)을 이어서 풀고(장벽 3.1 eV), 드리프트-확산 방정식에 국소 항 하나를 더하는 것과 같아 계산이 싸다.

DG는 미분 방정식 하나로 부띠 구조를 흉내 내는 근사이므로 \(m_{DG}\)를 SP에 맞춰 보정해야 한다. 아래에서 세 모델의 C-V를 비교한다. 고전·DG 곡선은 바로 그리고, SP는 게이트 전압 한 점씩 자기 일관 풀이를 프레임마다 돌려 그린다.

SIMULATOR

고전 · 밀도 기울기 · 슈뢰딩거–포아송 C-V

CET 고전 (Ninv 10¹³)—
CET 밀도 기울기—
CET 슈뢰딩거–포아송—
중심 고전 · DG · SP—
SP 진행—
고전밀도 기울기슈뢰딩거–포아송
해볼 것: ① SP 곡선이 다 그려지면 반전 쪽에서 고전 곡선보다 낮고, 문턱 근처에서 오른쪽으로 밀려 있는 것을 본다. ② mDG를 움직여 DG 곡선을 SP에 맞춘다. 0.15 근처에서 CET가 SP와 0.1 nm 안으로 들어온다. ③ mDG를 0.05로 내리면 양자 퍼텐셜이 지나치게 커져 중심이 1.8 nm까지 밀리고 반전 용량이 과하게 떨어진다. 보정 없이 기본값을 믿으면 안 되는 이유다. (TN-45 스택, 저주파 C-V. SP의 C는 이웃 점 Qg 차분이라 0.07 V 간격만큼 매끄럽지 않다.)

EOT와 CET, 그리고 고유전막

두 가지 "두께"를 구분해야 한다. EOT(Equivalent oxide thickness)는 절연막 자체의 용량을 SiO₂ 두께로 환산한 값으로 재료와 물리 두께만으로 정해진다. CET(Capacitance equivalent thickness)는 반전 상태에서 실제로 측정한 용량을 SiO₂ 두께로 환산한 값이다. CET에는 다결정 공핍과 반전층 중심이 더해진다.

$$\mathrm{EOT} = t_{hk}\,\frac{3.9}{\kappa_{hk}},\qquad \mathrm{CET} = \frac{3.9\,\varepsilon_0}{C_{inv}} \approx \mathrm{EOT} + \frac{3.9}{11.7}\left(W_{poly} + \bar{x}_{inv}\right)$$
\(C_{inv}\): 정해진 반전 전하(여기서는 \(10^{13}\) cm⁻²)에서의 저주파 용량, \(\bar{x}_{inv}\): 반전층 중심. 뒤의 근사식은 직렬 용량의 거친 분해이고, 엔진은 C-V를 직접 풀어 CET를 읽는다.
게이트 절연막κ밴드갭 (eV)Si 대비 전도대 장벽 (eV)EOT 1.2 nm의 물리 두께
SiO₂3.99.03.11.2 nm
Si₃N₄7.5~5.1~2.12.3 nm
Al₂O₃~9~8.8~2.82.8 nm
HfO₂~22~5.8~1.46.8 nm

고유전막은 같은 EOT를 물리적으로 두껍게 만들어 직접 터널링 누설을 몇 자릿수 줄인다. 대신 장벽이 낮고, 실리콘과 바로 닿으면 계면 품질이 나빠서 보통 0.5~1 nm의 SiO₂ 계면층을 둔다(그 EOT가 그대로 더해진다). 그리고 EOT를 아무리 줄여도 반전층 중심이 남긴 몫은 절연막과 상관없이 남는다. 아래에서 EOT를 줄여 가며 CET를 항목별로 나눈다.

SIMULATOR

CET 예산: 무엇이 전기적 두께를 더하는가

물리 두께—
CET (poly + DG)—
CET/EOT—
금속 게이트로 바꾸면—
EOT고전 반전층다결정 공핍양자 구속(DG)
해볼 것: ① EOT 1.2 nm에서 막대를 읽는다. 고전 반전층, 다결정 공핍, 양자 구속이 합쳐 약 0.8 nm, EOT의 약 70%를 더한다. 가장 큰 몫은 다결정 공핍이다. ② EOT를 0.6 nm로 줄인다. 절연막은 반이 됐는데 CET는 그만큼 줄지 않는다. 아래 곡선이 대각선(CET = EOT)에서 점점 벌어진다. ③ HfO₂로 바꾸면 물리 두께는 5배 넘게 두꺼워지지만 CET는 같다. 용량은 EOT만 본다. (TN-45 기판 p 2×10¹⁸, 반전 전하 10¹³ cm⁻²에서 저주파 C로 CET를 읽는다. 양자 몫은 밀도 기울기(mDG 0.15)로 계산했다. 아래 곡선은 EOT 0.6~3 nm를 한 점씩 풀어 그린다.)

종합: TN-45 게이트 스택 실험대

이제 지금까지의 요소를 한 화면에 모은다. 기판 도핑, EOT, 게이트 도핑(또는 금속), 양자 보정 모델을 고르면 엔진이 저주파·고주파 C-V를 풀고 평탄 대역 전압, 문턱 전압, CET를 추출한다. C-V 위의 점을 끌면 그 게이트 전압의 밴드 그림이 아래에 나온다. 다결정 쪽 밴드가 반전에서 함께 휘는 것(게이트 공핍)을 눈여겨본다.

SIMULATOR

게이트 스택 C-V 실험대

C-V 위의 점을 좌우로 끈다
Cox—
VFB—
Vt (ψs = 2φF)—
CET (10¹³ cm⁻²)—
선택 Vg: ψs · Ninv—
선택 Vg: 반전층 중심—
해볼 것: ① 기본값(TN-45)에서 CET를 읽고 모델을 고전으로 바꿔 차이를 본다. ② 이상 금속으로 바꾸면 CET가 줄고 VFB는 그대로다(같은 일함수, 공핍만 사라진다). ③ NA를 10¹⁷로 내리면 Vt가 크게 내려간다. 그러나 MOSFET에서 짧은 채널을 버티려면 채널 도핑이 높아야 한다(12장). ④ EOT를 3 nm로 늘리면 CET에서 양자·공핍 몫의 비중이 작아진다. 얇은 산화막일수록 이 장의 보정이 중요하다. (1D, 300 K, 볼츠만 통계(DG 포함), 계면 트랩·산화막 전하 없음. 밴드 그림의 산화막 폭은 과장했다.)
TARGET TN-45타깃 파일 · 11장

EOT 1.2 nm인데 전기적으로는 2.1 nm다

TN-45의 게이트 스택(p 기판 2×10¹⁸ cm⁻³, EOT 1.2 nm, n⁺ 다결정 활성 도핑 10²⁰ cm⁻³)을 1D MOS 커패시터로 풀었다. 산화막 용량은 Cox = 2.878 μF/cm²이고 평탄 대역 전압은 −1.089 V다. 해석식 문턱 전압(ψs = 2φF)은 0.180 V인데 다결정 공핍을 넣은 수치해는 0.223 V로 43 mV 높다. 반전 전하 10¹³ cm⁻²에서 저주파 C-V로 읽은 CET는 고전 모델 1.80 nm(EOT 1.2 + 다결정 공핍 + 고전 반전층), 밀도 기울기 2.01 nm, 슈뢰딩거–포아송 2.10 nm다. 반전층 중심은 고전 0.23 nm에서 DG 1.18 nm, SP 1.13 nm로 물러난다. Vg = 1 V에서 Δ2 첫 부띠는 EF 아래 26 meV에 있고 반전 전자 6.0×10¹² cm⁻² 가운데 5.45×10¹²가 그 부띠에 산다. 반전 상태 C/Cox는 고전 모델로도 0.68에 그친다.

이 장에서 정한 것게이트가 채널을 쥐는 힘은 EOT 1.2 nm가 아니라 CET 약 2.1 nm에 해당한다. 같은 Vg = 1 V에서 반전 전자는 고전 8.7×10¹² cm⁻²에서 SP 6.0×10¹²로 약 30% 적다. CET 증가분 0.9 nm 가운데 다결정 공핍이 약 0.5 nm, 양자 구속이 약 0.3 nm, 고전 반전층이 약 0.1 nm다.
아직 남은 문제1D 단면에는 소스와 드레인이 없다. 할로와 짧은 채널이 문턱 전압을 어떻게 바꾸는지, 전류가 얼마나 흐르는지는 이 단면으로 알 수 없다. 그리고 2D 엔진에는 양자 보정이 없다.
다음 단계TN-45 전체를 2D로 풀어 Id-Vg, Id-Vd를 얻는다(12장). 이 장의 CET 차이는 2D 고전 결과를 읽을 때 보정 항으로 기억해 둔다.

핵심 정리

  1. MOS 커패시터는 산화막에 전류가 흐르지 않으므로 평형 포아송 방정식 하나로 푼다. 표면 전위 ψs에 따라 축적(ψs < 0), 공핍(0~φF), 약반전(φF~2φF), 강반전(> 2φF)으로 나뉜다.
  2. 실리콘 전하 Qs(ψs)는 F 함수로 닫힌 꼴이 있고, 수치해가 이것과 맞는지가 첫 검증이다. 강반전에서 전하는 \(e^{\psi_s/2V_t}\)로 늘어 ψs가 거의 고정된다.
  3. C-V는 산화막과 실리콘 용량의 직렬이다. 소수 캐리어가 교류를 따라가면 LF(반전에서 Cox로 복귀), 못 따라가면 HF(Cmin), 직류도 못 따라가면 깊은 공핍이다. 다수 캐리어 쪽(축적·공핍)은 세 곡선이 같다.
  4. 평탄 대역 전압은 VFB = φms − Qox/Cox로 C-V를 평행 이동시킨다. 계면 트랩은 HF 곡선을 늘어뜨리고 LF 골을 메운다.
  5. n⁺ 다결정 게이트는 반전에서 공핍되어 등가 두께를 Wpoly/3만큼 늘린다. 게이트 도핑이 낮으면 반전 용량이 Vg와 함께 오히려 떨어진다.
  6. 반전층 전자는 삼각 우물의 부띠에 양자화된다. Si(100)에서는 무거운 Δ2 계곡의 첫 부띠가 대부분을 차지하고, 밀도 정점은 계면에서 약 1 nm 물러난다. 문턱 전압이 오르고 반전 용량이 준다.
  7. 밀도 기울기 모델은 양자 퍼텐셜 항 하나로 이 효과를 흉내 내며 2D·3D에 쓸 수 있지만, 맞춤 질량을 슈뢰딩거–포아송에 보정해야 한다.
  8. CET = EOT + 다결정 공핍 + 반전층 중심 몫이다. TN-45는 EOT 1.2 nm에 CET 약 2.1 nm. EOT를 줄일수록 CET/EOT 비율이 커지고, 고유전막은 물리 두께를 늘려 누설을 줄일 뿐 CET를 직접 줄이지는 않는다.

확인 퀴즈

p형 기판 MOS 커패시터를 1 MHz로 측정했더니 반전 영역 용량이 Cmin에 머물렀다. 같은 소자를 매우 느린 준정적 방법으로 재면 반전 용량이 Cox 근처로 돌아온다. 차이를 만드는 것은?

p형 기판에서 전자는 공핍층 안의 열생성으로 공급되고 그 응답 시간은 ms~s 단위다. 고주파에서는 교류 전하가 공핍층 가장자리의 다수 캐리어로만 오가서 Cmin이 된다. 정공은 ps 안에 응답하므로 축적·공핍은 주파수와 무관하다.

tox 10 nm(Cox ≈ 0.345 μF/cm²) MOS의 C-V가 이론보다 −0.46 V 옮겨져 있고 모양은 같다. 일함수 차는 이미 뺐다. 계면에 있다고 보면 산화막 고정 전하 Qox/q는?

ΔVFB = −Qox/Cox이므로 Qox = 0.46 × 3.45×10⁻⁷ = 1.6×10⁻⁷ C/cm², q로 나누면 1.0×10¹² cm⁻²다. 양전하가 음의 방향으로 옮긴다. 계면 트랩은 곡선을 평행 이동시키지 않고 늘어뜨린다.

EOT 1.0 nm, n⁺ 다결정(10²⁰) 게이트 스택의 CET가 1.8 nm로 측정되었다. 같은 절연막에서 금속 게이트로 바꾸면 CET는 대략 어떻게 되는가?

CET 증가분 0.8 nm는 다결정 공핍(약 0.5 nm)과 반전층 중심(고전 몫 약 0.1 nm + 양자 구속 약 0.2 nm)의 합이다. 이 장의 엔진으로 풀면 1.81 nm → 1.29 nm다. 금속 게이트는 앞의 것만 없앤다. 반전층 중심은 기판 쪽 현상이라 게이트를 바꿔도 남는다.

Si(100) 반전층에서 전자 대부분이 2겹(Δ2) 계곡의 첫 부띠에 있는 이유는?

부띠 에너지는 대략 \(m_z^{-1/3}\)에 비례한다. Δ2는 mz = 0.916이라 첫 부띠가 Δ4(mz = 0.19)보다 수십 meV 낮다. 상태 밀도 질량과 축퇴도는 오히려 Δ4 쪽이 크지만(0.417, 4겹) 에너지 차가 kT보다 커서 점유는 Δ2가 이긴다.