패키징·테스트와 칩렛

웨이퍼에서 칩까지: 후공정 일곱 단계

팹에서 나온 웨이퍼는 아직 팔 수 있는 물건이 아니다. 웨이퍼 위 수십~수백 개의 다이는 서로 붙어 있고, 무엇이 불량인지 모르며, 머리카락보다 가는 배선 끝을 바깥 세상과 이을 방법도 없다. 이것을 기판에 붙이고, 전기적으로 잇고, 습기와 충격에서 보호하고, 마지막으로 시험해서 출하하는 일을 통틀어 후공정(Back-end)이라고 부른다. 업계 용어로는 ATP(Assembly, Test & Packaging)다.

산업 전체 부가가치에서 후공정이 차지하는 몫은 약 6%(2019년, SIA·BCG)로 작다. 하지만 설비투자 비중은 약 13%로 부가가치의 두 배다. 장비가 많이 들고 이익률은 얇은 사업이다. 아래 시뮬레이터에서 웨이퍼 한 장이 일곱 단계를 거쳐 칩이 되는 과정을 따라가 보자. 단계를 누르면 그 단계의 장비와 회사가 나온다.

테스트가 처음과 끝에 두 번 있다는 점이 눈에 띈다. 웨이퍼 테스트는 나쁜 다이에 돈을 더 쓰지 않으려고 한다. 패키징 원가를 불량 다이에 들이지 않기 위해서다. 최종 테스트는 나쁜 칩을 고객에게 보내지 않으려고 한다. 패키징 과정에서 생긴 불량과 웨이퍼 테스트가 놓친 불량을 잡는다. 두 테스트 사이의 균형은 뒤에서 테스트 경제학으로 다시 계산한다.

장비 쪽 지형은 앞 공정과 다르다. 절단·연삭은 일본 DISCO, 테스터는 일본 Advantest와 미국 Teradyne가 대부분을 나눠 갖는다. HBM 적층에 쓰는 열압착(TC) 본더에서는 한국 한미반도체가 이름을 알렸다. 공정 하나하나의 원리는 PackagingBook이 깊이 다룬다. 이 장은 그 공정이 누구의 손에서, 얼마의 돈으로 돌아가는지를 본다.

패키지의 진화: 선에서 범프로, 범프에서 구리 직접 접합으로

패키지의 역사는 다이와 바깥을 잇는 연결의 수를 늘려 온 역사다. 1960년대부터 쓴 와이어 본딩은 다이 가장자리의 패드에 금선을 하나씩 잇는다. 가장자리만 쓰니 연결 수가 다이 둘레에 묶인다. 1990년대에 보편화한 플립칩은 다이를 뒤집어 면 전체에 범프를 깐다. 2010년대에는 기판 대신 실리콘을 중간에 끼우거나(2.5D), 다이를 위로 쌓기(3D) 시작했다.

아래에서 다섯 가지 패키지의 단면을 차례로 눌러 보자. 오른쪽(좁은 화면에서는 아래) 막대는 면적 1 mm²에 몇 개의 연결을 낼 수 있는지를 로그 눈금으로 보여 준다. 와이어 본딩과 하이브리드 본딩 사이에는 약 천 배의 차이가 있다.

세대가 올라갈수록 패키징을 하는 주체가 바뀐다는 점이 중요하다. 와이어 본딩과 플립칩은 OSAT(Outsourced Semiconductor Assembly and Test), 즉 후공정 전문 외주 회사의 본업이다. 2.5D 인터포저와 3D 적층은 실리콘에 미세 배선과 관통 전극(TSV)을 내야 하므로 팹의 기술이 필요하다. 그래서 파운드리(TSMC의 CoWoS·SoIC)와 IDM(인텔의 EMIB·Foveros, 메모리 회사의 HBM 적층)이 후공정으로 내려왔다.

숫자로 보면 이 이동이 분명하다. 시장 조사 회사 Yole은 첨단 패키징 시장을 2023년 약 390억 달러에서 2029년 약 800억 달러로 전망했다. 같은 기간 전통 패키징은 거의 제자리다. 성장분의 큰 몫이 2.5D·3D이고, 그 영역에서 가장 큰 회사는 OSAT가 아니라 TSMC다.

OSAT 지형: 대만·중국·동남아의 산업

후공정은 앞 공정보다 지리적으로 훨씬 넓게 퍼져 있다. 인건비와 물류가 중요했기 때문이다. 1960~70년대 미국 반도체 회사들은 조립 공장을 홍콩, 한국, 대만, 필리핀, 말레이시아로 옮겼다. 그 공장들 중 일부가 독립해 OSAT가 되었다. 세계 2위 앰코는 1968년 한국 아남산업의 김주진 회장이 미국에 세운 회사에서 출발했다. 1위 ASE는 1984년 대만 가오슝에서 시작했다.

아래 지도에서 동아시아의 주요 후공정 거점을 눌러 보자. "회사·점유율"로 바꾸면 OSAT 상위 회사의 매출과 점유율이 나온다. 맨 아래 띠는 후공정 부가가치의 지역별 몫이다.

OSAT 시장은 상위 3사가 절반을 조금 넘게 가진다. 파운드리나 EUV처럼 한 회사가 판을 쥔 구조가 아니다. 대신 지역이 몰려 있다. 후공정 부가가치의 약 4분의 3이 중국·대만·동남아에서 나온다. 미국은 약 2%에 불과해, 2022년 미국 CHIPS 법이 첨단 패키징을 따로 지원 대상에 넣은 이유가 되었다. 지역 의존의 위험은 13장에서 다시 다룬다.

위로 쌓는다: HBM 적층의 수율 산수

HBM은 DRAM 다이 8~16장을 위로 쌓고 관통 전극(TSV)으로 수직으로 잇는다. 맨 아래에는 신호를 정리하는 베이스 다이가 있다. 쌓는 장수가 늘면 용량은 그만큼 늘지만, 한 장이라도 붙이다 실패하면 스택 전체를 버린다. 쌓은 뒤에는 한 장만 떼어 고칠 수 없기 때문이다.

그러면 수율은 곱셈이 된다. 한 층을 붙이는 수율이 \(y_b\)이고 \(n\)장을 쌓으면 스택 수율은 \(y_b^{\,n}\)이다. 층 수를 바꾸며 아래 24개 스택의 운명을 보자.

12단에서 층당 99%면 스택 수율은 약 89%다. 16단에서 97%면 60%대로 떨어진다. HBM 경쟁의 본질 중 하나가 이 곱셈과의 싸움이다. 접합 방식(SK하이닉스의 MR-MUF, 삼성전자·마이크론의 TC-NCF)과 열압착 본더의 정밀도가 회사별 HBM 수율 차이를 만든다고 알려져 있다. 다이를 더 얇게 갈아야 하는 것도 부담이다. 16단을 정해진 높이(JEDEC 규격 약 720~775 µm) 안에 넣으려면 DRAM 다이를 수십 µm까지 얇게 깎아야 한다. 범프 없이 구리끼리 바로 붙이는 하이브리드 본딩이 다음 세대 후보로 꼽히는 이유다.

HBM의 시장 구조와 가격은 10장에서 다뤘다. 여기서 기억할 것은 하나다. 쌓을수록 한 번의 실패가 더 비싸진다. 같은 원리가 HBM 여섯 개를 GPU 옆에 붙이는 2.5D 패키지에서 더 크게 나타난다.

마지막 단계의 불량이 가장 비싸다

AI 가속기 패키지는 연산 다이 하나와 HBM 스택 여러 개를 인터포저 위에 붙인다. 패키지가 완성된 뒤 최종 테스트에서 불량이 나면 무엇을 잃는가. 패키지 값만이 아니다. 이미 붙어 있는 좋은 다이와 좋은 HBM까지 함께 버린다. 떼어 내 다시 쓰는 것은 사실상 불가능하다.

아래 조립 라인은 인터포저에 다이 하나와 HBM 여섯 개를 붙인 뒤 시험한다. 불량은 아래 폐기함으로 떨어진다. 패키징 수율을 내려 보며 폐기함에 쌓이는 돈을 보자.

계산은 단순하다. 패키지 하나에 들어가는 재료와 공정비를 \(C_{in}\), 패키징 수율을 \(Y_p\)라 하면 양품 하나의 원가는

여기서 KGD(Known Good Die)의 의미가 나온다. 붙이기 전에 다이와 HBM을 각각 충분히 시험해 "확실히 좋은" 것만 조립에 넣는 것이다. 웨이퍼 테스트만으로는 고속 동작이나 고온 불량을 다 잡지 못하므로, 비싼 패키지일수록 다이 단계에서 더 깊이 시험한다. 테스트 비용이 늘어도 버리는 HBM이 줄면 남는 장사이기 때문이다.

테스트 경제학: 어디까지 잡을 것인가

테스트는 공짜가 아니다. 테스터 한 대는 수백만~수천만 달러이고, 칩 하나를 시험하는 몇 초가 그대로 원가가 된다. 그렇다고 덜 시험하면 불량이 고객에게 간다. 스마트폰 칩 하나가 불량이면 교환하면 되지만, 자동차 브레이크 제어 칩이 불량이면 리콜이 된다. 얼마나 철저히 시험할지는 테스트 비용과 불량 유출 비용의 균형으로 정해진다.

시험이 잡아내는 결함의 비율을 결함 검출률(Fault coverage) \(T\)라 하자. 웨이퍼 수율이 \(Y\)일 때 시험을 통과했는데도 불량인 칩의 비율(유출률)은 윌리엄스–브라운 식으로 근사한다.

총비용 곡선은 U자다. 검출률이 낮으면 유출 비용이, 높으면 테스트 비용이 지배한다. 자동차용 칩이 같은 공정의 소비자용 칩보다 비싼 이유 중 하나가 여기에 있다. 고온·저온 시험, 번인(Burn-in), 더 긴 패턴이 붙는다. AI 가속기는 칩 하나가 서버 한 대의 가동을 좌우하므로, 패키지 상태로 실제 작업을 돌려 보는 시스템 수준 테스트(SLT)까지 한다. 칩이 커지고 비싸질수록 테스트가 원가에서 차지하는 비중도 커져, 테스트 장비 시장은 AI 칩 붐과 함께 커졌다.

2.5D 용량 병목: 웨이퍼는 있는데 칩이 없다

2023년 생성형 AI 붐이 시작되자 GPU가 모자랐다. 3~5 nm 웨이퍼 자체보다 더 좁은 병목은 TSMC의 2.5D 패키징인 CoWoS(Chip-on-Wafer-on-Substrate) 용량이었다. 언론 보도로는 CoWoS 월 용량이 2023년 말 약 1.3~1.5만 장에서 2024년 말 약 3만 장대, 2025년 말 약 7만 장 안팎으로 해마다 두 배 가까이 늘었다(TrendForce 등 추정). 그래도 한동안 주문을 다 받지 못했다.

왜 바로 늘리지 못하는가. 인터포저 공정용 장비, 클린룸, 기판, 본더가 모두 필요하고, 결정에서 양산까지 1~2년이 걸린다. 인터포저가 커질수록 웨이퍼 한 장에서 나오는 패키지 수도 줄어든다. 아래에서 수요 성장, 증설 지연, 인터포저 크기를 바꿔 보자.

지연이 길수록 부족은 늦게 해소되고, 해소되는 순간에는 이미 너무 많이 주문해 둔 상태가 되기 쉽다. 3장의 실리콘 사이클과 같은 구조가 패키징에서도 생긴다. 인터포저 크기의 효과도 크다. 연산 다이와 HBM을 더 많이 붙이려고 인터포저를 레티클 몇 배 크기로 키우면, 웨이퍼 한 장에서 나오는 패키지가 20개 아래로 떨어진다. 그래서 큰 실리콘 인터포저 대신 작은 실리콘 다리만 기판에 박는 방식(인텔 EMIB, TSMC CoWoS-L)이나 사각형 패널에서 만드는 방식이 대안으로 개발되고 있다.

칩렛: 큰 다이를 쪼개면 왜 싸지는가

결함은 웨이퍼 위에 무작위로 떨어진다. 다이가 크면 결함 하나에 맞을 확률이 커지고, 맞으면 큰 다이 전체를 버린다. 같은 회로를 작은 다이 여러 개로 나눠 만들면 결함 하나에 버려지는 실리콘이 작아진다. 이것이 칩렛(Chiplet)의 경제학이다. AMD는 2019년 서버 CPU를 작은 연산 다이 여러 개와 입출력 다이 하나로 나눠 이 효과를 상업적으로 증명했다.

하지만 공짜는 아니다. 칩렛끼리 이어야 하므로 각 칩렛에 연결 회로가 더해지고(면적 오버헤드), 붙이는 횟수만큼 조립 실패가 생기며(접합 수율), 패키지가 비싸진다. 아래 시뮬레이터는 같은 결함 배치 위에 큰 다이와 작은 칩렛을 나란히 놓고 원가를 비교한다.

칩렛 원가는 세 항의 줄다리기로 쓸 수 있다.

기본값에서는 3~5조각 근처가 가장 싸고, 절감은 약 20%다. 결함 밀도가 낮은 성숙 공정에서는 이득이 작아, 칩렛은 주로 수율이 아직 낮은 최신 공정의 큰 다이에서 쓰인다. 원가 말고도 이유가 있다. 입출력이나 아날로그처럼 미세화 효과가 작은 부분은 값싼 구형 공정으로 만들어 섞을 수 있고, 같은 칩렛을 조합만 바꿔 여러 제품을 만들 수 있다. 서로 다른 회사의 칩렛을 잇기 위한 표준 UCIe(Universal Chiplet Interconnect Express)가 2022년 발표된 것도 이 흐름이다.

AX-1의 패키지를 들여다본다

이제 이어지는 타깃 AX-1에 적용해 보자. AX-1은 806 mm² 다이 하나와 HBM 6스택을 약 2,400 mm²의 실리콘 인터포저 위에 놓는다. 패키징(기판·인터포저·조립) 원가는 약 900달러, 패키징 수율은 95%로 잡았다. 아래에서 부품을 눌러 보고, 다이를 칩렛 2개나 4개로 쪼갰다면 원가가 어떻게 달라지는지 비교해 보자.

결과가 흥미롭다. 다이만 보면 칩렛 2개로 쪼갤 때 원가가 약 700달러에서 약 500달러로 30% 가까이 준다. 그런데 패키지 후 칩 원가는 약 3,660달러에서 약 3,570달러로 2.5%쯤 줄 뿐이다. 칩 원가의 절반 가까이가 HBM이고, 접합이 늘어 조립 수율이 내려가면 그 HBM을 버릴 확률도 함께 오르기 때문이다. 비싼 부품이 붙는 패키지에서 칩렛의 이득은 다이 원가 절감에서 조립 손실 증가를 뺀 값이다.