물리 검증: DRC · LVS

규칙은 공정에서 온다

설계 규칙 매뉴얼(DRM, Design Rule Manual)은 수백 쪽, 첨단 공정에서는 규칙이 수천 개다. 그러나 모든 규칙은 몇 가지 공정 한계로 거슬러 올라간다. 설계자는 공정을 직접 보지 못하므로, 파운드리는 수율을 지키는 데 필요한 최소한의 기하 조건을 규칙으로 번역해 넘긴다. 규칙을 지키면 “충분히 높은 확률로” 만들어진다는 계약이다.

규칙 탐색기

EDU45의 규칙 몇 가지를 골라, 도형을 움직이며 경계에서 무슨 일이 일어나는지 보자. 왼쪽 목록에서 규칙을 고르면 그 규칙만 검사하는 작은 예제가 나온다. 슬라이더로 치수를 바꾸면 DRC 엔진(CELL.drc)이 즉시 다시 검사한다.

DRC는 어떻게 검사하나

DRC 도구는 레이아웃을 레이어별 다각형 집합으로 읽고, 불 연산(AND, OR, NOT), 크기 조절(sizing: 경계를 바깥·안쪽으로 밀기), 거리 측정(같은·다른 다각형 변 사이)을 조합한 규칙 덱(rule deck)을 실행한다. 예를 들면 다음과 같다.

GATE   = PO AND OD                          // 트랜지스터 채널
SD     = OD NOT PO                          // 소스·드레인
PO.W.1 { INT PO < 0.050 }                   // 내부 거리(폭) < 50 nm
PO.S.1 { EXT PO < 0.080 }                   // 외부 거리(간격) < 80 nm
CO.EN.1 { ENC CO (OD OR PO) < 0.015 }      // 둘러싸기
PO.EX.1 { (GATE SIZE BY 0.060 ALONG PO) NOT PO }   // 엔드캡 부족 영역
IMP.X.1 { NP AND PP }                       // 겹침 금지 → 면적 있으면 오류

대규모 칩은 다각형이 수백억 개라, 도구는 계층 구조(같은 셀은 한 번만 검사)와 수천 개 CPU 병렬화로 몇 시간 안에 끝낸다. 위반은 대부분 셀 사이·배선에서 나오며, 배선기가 남긴 규칙 위반(DRV)을 사인오프 DRC 결과와 맞춰 고치는 반복이 테이프아웃 직전의 주된 일이다.

LVS: 레이아웃은 회로도와 같은가

LVS는 두 단계다. 먼저 추출: 레이어 연산으로 소자를 인식하고(GATE = PO AND OD, NP/PP로 종류), 도전층의 연결(CO, V1로 층 사이)을 따라 넷을 만든다. 4장 추출 시뮬레이터가 이 과정을 보였다. 다음은 비교: 추출한 넷리스트와 회로도 넷리스트를 그래프로 보고 동형인지 확인한다. 핀 이름이 붙은 넷(VDD, VSS, A, Y…)을 닻으로 삼고, 소자 종류·연결 수를 이용한 꼬리표 정제(partition refinement)로 나머지 노드를 짝지어 나간다. 같은 L·연결의 병렬 트랜지스터는 하나로 합치고(W를 더함), 직렬 소자의 순서 교환처럼 전기적으로 같은 변형은 허용한다.

안테나 규칙

배선층을 플라즈마로 식각하는 동안(ProcessBook 6장) 금속 표면에 이온·전자가 쌓인다. 그 금속이 아직 트랜지스터 게이트에만 연결되어 있고 확산(방전 경로)과는 위층에서야 연결될 예정이라면, 모인 전하는 얇은 게이트 절연막을 통해 흐르며 절연막을 손상시킨다(문턱 전압 이동, 신뢰성 저하). 금속이 넓을수록 전하를 많이 모으므로 규칙은 비율로 정한다.

밀도 규칙

CMP는 패턴 밀도에 따라 깎이는 양이 달라(ProcessBook 10장), 금속이 너무 성기거나 빽빽한 영역은 두께가 크게 달라진다. 그래서 DRC는 칩을 일정 크기의 창(예: 50 × 50 µm)으로 훑으며 창마다 층별 밀도가 범위(예: 20~80%) 안인지 본다. 모자란 곳은 전기적으로 떠 있는 더미 필로 채우고, 넘치는 넓은 금속에는 구멍(슬롯)을 뚫는다.

사인오프 체크리스트

테이프아웃 전 모든 항목이 깨끗해야 한다. 이 책의 장과 연결하면 다음과 같다.

위반 찾기 게임