Chapter 13

레이아웃 실험실

이제 직접 그려 볼 차례다. 아래 편집기에서 레이어를 고르고 끌어서 사각형을 그리면, 4장과 10장에서 쓴 EDU45 검증 엔진이 매번 다시 돈다. 설계 규칙 위반은 빨간 표시로, 추출한 회로는 SPICE 넷리스트로, 목표 회로와의 비교 결과는 LVS 판정으로, 절단선 아래의 공정 단면은 ProcessBook의 재질색으로 나온다. 빈 판에서 인버터를 처음부터 그려 보거나, 고장 난 셀을 불러와 고쳐 보자. 링크 하나로 그린 레이아웃을 공유할 수 있다.

편집기

SANDBOX

EDU45 레이아웃 편집기

레이어
불러오기
오른쪽에 셀 붙이기
LVS 목표 회로
절단선을 ProcessBook 공정 엔진으로 ↗
그리기: 캔버스 위에서 끌어 사각형. 선택·이동: 눌러서 고르고 끌어서 이동, Delete 지우기, 방향키 5 nm 이동. 절단선: 눌러서 가로 절단선, Shift+누르기 세로.
DRC—
LVS—
추출한 트랜지스터—
사각형 · 면적—
DRC 위반 (누르면 위치 강조)

      

    

  


  

    
인버터를 처음부터 그려 보기

    
“빈 판”을 불러오면 셀 경계(380 × 1260 nm)와 VDD·VSS 레일, 웰·주입 영역만 있다. 다음 순서로 그려 보자. 막히면 “INV”를 불러와 비교하면 된다. 규칙값은 10장 규칙 탐색기에 있다.

    
    
      
  1. OD: 아래쪽(NMOS)과 위쪽(PMOS)에 활성 영역을 하나씩. 폭(세로) 최소 120 nm, N-웰 경계에서 100 nm 이상 떨어지게.
    2. 
      
  2. PO: 두 활성 영역을 세로로 관통하는 폭 50 nm 폴리 한 줄. 위아래로 60 nm 이상 더 뻗어야 한다(엔드캡). 가운데 STI 위에 콘택이 들어갈 넓은 패드를 붙인다.
    3. 
      
  3. CO: 50 × 50 nm 콘택을 소스·드레인마다(게이트에서 35 nm 이상), 그리고 폴리 패드 위에. 활성 영역·폴리가 콘택을 15 nm 이상 둘러싸야 한다.
    4. 
      
  4. M1: 소스는 레일로, 두 드레인은 하나로 잇는 출력, 폴리 콘택 위에 입력 핀. 모든 콘택을 5 nm 이상 덮고, 서로 70 nm 이상 떨어지게.
    5. 
      
  5. 라벨: 라벨 도구로 입력 M1에 A, 출력 M1에 Y를 찍는다(VDD·VSS 레일 라벨은 이미 있다). LVS가 “일치”가 되면 완성이다.
    6. 
    

    
도전 과제
      
① 고장 난 INV와 NAND2에는 각각 몇 개의 결함이 숨어 있다. DRC와 LVS를 모두 통과시켜 보자. ② INV의 폭을 2 CPP(380 nm) 그대로 두고 NMOS와 PMOS를 두 핑거(게이트 두 줄)로 바꾸면 무엇이 달라지는가? (힌트: LVS는 병렬 소자를 합쳐 비교한다.) ③ 과제: BUF 잇기를 불러와 첫 인버터의 출력 Y를 둘째 인버터의 입력에 M1(또는 M2와 V1 비아)으로 이어 LVS를 통과시켜 보자. AND2 과제는 NAND2 뒤에 인버터를 잇는다. ④ 절단선을 PMOS 콘택 줄에 놓고, 공정 단계마다 무엇이 생기는지 4장의 단면과 비교해 보자.