Chapter 04

표준 셀과 레이아웃

합성기가 내놓은 넷리스트는 “NAND2_X1 하나, INV_X1 둘…” 같은 이름의 목록일 뿐이다. 그 이름 하나하나 뒤에는 수십 개의 사각형으로 된 레이아웃이 있고, 그 사각형들이 각각 한 장의 마스크가 되어 웨이퍼 위에서 산화막·폴리·텅스텐·구리로 바뀐다. 이 장은 설계와 제조가 만나는 바로 그 지점이다. 인버터 한 개를 레이어별로 뜯어 보고, 절단선을 그어 그 아래에 무엇이 만들어지는지를 ProcessBook의 공정 단계와 하나씩 맞춰 본다.

표준 셀의 약속(같은 높이, 공유 전원 레일, 격자 위 핀)과 셀 높이·트랙·CPP의 의미를 설명한다.
회로도에서 스틱 다이어그램, 레이아웃으로 가는 과정을 오일러 경로와 확산 공유로 이해한다.
NW·OD·PO·NP/PP·CO·M1 각 레이어가 ProcessBook의 어떤 마스크와 공정 단계가 되는지 대응시킨다.
절단선 단면으로 그리지 않은 구조(STI, 스페이서, 실리사이드)가 자기 정렬로 생기는 원리를 확인한다.
레이아웃에서 트랜지스터 W·L과 연결을 추출하고 회로도와 비교(LVS)한다.
CPP·금속 피치·트랙 수로 셀 면적과 트랜지스터 밀도를 계산한다.

표준 셀이라는 약속

수십억 개 트랜지스터를 하나씩 그릴 수는 없다. 디지털 설계는 미리 그려 검증해 둔 수백 가지 작은 회로, 즉 표준 셀(Standard cell)을 레고처럼 이어 붙여 만든다. 인버터, NAND, NOR, AOI, MUX, 플립플롭, 그리고 구동력이 다른 X1·X2·X4 변형들이 하나의 셀 라이브러리를 이룬다. 배치·배선 도구(5~7장)가 아무 셀이나 아무 자리에 놓아도 규칙을 지키려면 셀들 사이에 몇 가지 약속이 필요하다.

같은 높이: 모든 셀의 높이가 같다(EDU45에서 1260 nm). 폭만 셀마다 다르며, 항상 게이트 피치(CPP)의 정수배다.
공유 전원 레일: 위쪽 가장자리에 VDD, 아래쪽에 VSS 레일이 M1로 지나간다. 셀을 옆으로 붙이면 레일이 저절로 이어진다.
행 뒤집기: 위아래 행은 셀을 상하로 뒤집어(flip) 놓아 VDD끼리, VSS끼리 레일과 N-웰을 공유한다.
격자 위 핀: 입출력 핀은 배선 트랙 위에 놓여 라우터가 어느 방향에서든 닿을 수 있다.

그림 04-1. 표준 셀 행. 모든 셀이 같은 높이와 같은 레일 위치를 가지므로 옆으로 이어 붙이기만 하면 전원이 연결된다. 위 행은 상하로 뒤집어 놓아 VDD 레일과 N-웰을 아래 행과 공유한다. 셀 폭은 게이트 피치(CPP)의 정수배다.

셀 높이는 보통 그 안에 지나갈 수 있는 M1(또는 M2) 배선 수, 즉 트랙(Track) 수로 말한다. EDU45의 M1 피치는 140 nm이고 셀 높이 1260 nm = 9 × 140 nm이므로 9트랙 셀이다. 셀 폭은 게이트(폴리) 피치 CPP(Contacted poly pitch) 190 nm의 배수다. 인버터는 2 CPP, NAND2·NOR2는 3 CPP를 차지한다.

$$A_{\text{cell}} = \underbrace{N_{\text{CPP}}\cdot \text{CPP}}_{\text{폭}} \times \underbrace{N_{\text{track}}\cdot P_{M}}_{\text{높이}}$$

INV_X1: $2 \times 190 \times 9 \times 140 = 478{,}800\ \text{nm}^2 \approx 0.48\ \mu\text{m}^2$. 공정이 바뀌어도 이 식의 네 숫자만 줄이면 된다. 그래서 공정 세대는 “CPP × 금속 피치”로 비교된다(아래 마지막 시뮬레이터).

회로도에서 레이아웃으로

CMOS 게이트는 PMOS 풀업 망과 NMOS 풀다운 망의 쌍대 구조다. NAND2라면 NMOS 둘은 직렬, PMOS 둘은 병렬이다. 레이아웃에서는 이 트랜지스터들을 따로 그리지 않고 가로로 긴 활성 영역(OD) 하나에 폴리 게이트를 세로로 여러 개 지나가게 그린다. 이웃한 트랜지스터는 소스·드레인을 공유하므로 확산 영역이 끊기지 않고, 면적과 기생 커패시턴스가 함께 준다.

이렇게 확산을 끊지 않으려면 NMOS 망과 PMOS 망을 같은 게이트 순서로 한 붓 그리기 해야 한다. 그래프 이론의 오일러 경로(Euler path)다. 확산 노드를 꼭짓점, 트랜지스터를 변으로 보고 모든 변을 한 번씩 지나는 경로를 NMOS와 PMOS에서 같은 게이트 순서(예: A → B)로 찾으면, 폴리를 위아래로 곧게 뻗은 한 줄로 그릴 수 있다. 이것을 사각형 대신 선으로 표현한 것이 스틱 다이어그램(Stick diagram)이다.

그림 04-2. NAND2의 회로도(왼쪽)와 스틱 다이어그램(오른쪽). 초록은 확산(OD), 빨강은 폴리, 파랑은 M1, 검은 네모는 콘택. NMOS 확산은 VSS–(A)–n1–(B)–Y, PMOS 확산은 VDD–(A)–Y–(B)–VDD로 같은 게이트 순서 A → B를 따른다. 그래서 폴리 두 줄이 위아래 확산을 곧게 관통한다. 중간 노드 n1은 어디에도 연결되지 않으므로 콘택이 없다.

폭의 단위는 CPP

게이트 하나가 지나갈 때마다 폭이 CPP 하나씩 는다. 셀 양 끝에는 이웃 셀과 확산을 끊기 위한 반 피치씩의 여유가 있어 인버터(게이트 1개)는 2 CPP, NAND2(게이트 2개)는 3 CPP가 된다. 첨단 공정에서는 이 끊는 자리를 더 줄이기 위해 확산 단절(diffusion break)을 게이트 하나 자리에 넣는 기법(SDB, DDB)을 쓴다.

레이어별로 뜯어 보기

아래가 EDU45 라이브러리의 실제 셀 레이아웃이다(교육용으로 직접 그린 것으로, 모든 설계 규칙을 통과한다). 레이어 칩을 눌러 하나씩 끄고 켜 보고, 사각형 위에 마우스를 올리거나 눌러 보자. 그 레이어가 몇 번 마스크가 되고, 공장에서 어떤 공정 단계를 거쳐 만들어지는지, ProcessBook의 어느 장에서 그 물리를 다루는지가 나온다.

SIMULATOR

표준 셀 레이아웃 뷰어

사각형 위에 올리기 · 누르기

레이어 (누르면 켜기/끄기)

치수 표시

레이어 칩이나 레이아웃의 사각형을 고르면 여기에 정보가 나온다.

셀 크기—

면적—

트랜지스터—

사각형 수—

해볼 것: ① NP·PP·NW를 끄면 트랜지스터를 정의하는 것은 결국 OD와 PO의 겹침뿐이라는 것이 보인다. 겹친 곳의 폭(가로) 50 nm가 게이트 길이 L, 높이(세로)가 채널 폭 W다. ② NAND2에서 NMOS 확산 가운데(직렬 노드)에는 콘택이 없고, PMOS 확산 가운데(출력 Y)에는 있다. 그림 04-2의 스틱 다이어그램과 비교해 보자. ③ 폴리는 활성 영역 위아래로 60 nm씩 더 뻗어 있다(엔드캡). 노광에서 선 끝이 짧아지는 것을 미리 보상한 여유다(11장 OPC).

절단선 아래에는 무엇이 있나

레이아웃은 위에서 내려다본 평면도이고, 웨이퍼는 깊이가 있는 입체다. 레이아웃에 선을 하나 긋고 그 선을 따라 웨이퍼를 잘랐다고 상상하면 그 아래에 공정 단면이 있다. 이 단면은 레이아웃의 각 레이어를 마스크로 삼아 ProcessBook 12장의 CMOS 공정 흐름을 순서대로 실행한 결과다. 아래 시뮬레이터는 절단선에 걸린 레이어 구간들로부터 그 단면을 쌓는다. 공정 단계 슬라이더를 처음부터 한 칸씩 옮기며, 어느 단계에서 레이아웃의 어느 레이어가 쓰이는지(왼쪽에 강조) 보자.

SIMULATOR

절단선 → 공정 단면 (레이어 ↔ 마스크 ↔ 공정)

드래그해서 절단선 이동

절단 방향 · 미리 정한 위치

공정 단계

이 절단선을 ProcessBook 공정 엔진으로 다시 쌓기 ↗레이아웃 구간으로 마스크 1~10을 만든 49단계 레시피가 ProcessBook 15장 실험실에서 열린다(계산 30초 안팎).

해볼 것: ① NMOS 콘택 줄로 자르면 교과서의 트랜지스터 단면이 나온다. 왼쪽부터 STI–소스(n⁺)–스페이서–게이트–스페이서–드레인(n⁺)–STI, 그 위로 텅스텐 콘택과 구리 M1. ② 단계 1(STI)에서 산화막이 생기는 곳은 레이아웃에서 OD가 없는 곳이다. 반전 관계를 확인하자. ③ 단계 4·6에서 생기는 스페이서(질화막)와 실리사이드에 대응하는 레이아웃 레이어는 없다. 게이트 모양을 따라 저절로 생긴다(자기 정렬). ④ 게이트 A 따라 세로로 자르면 폴리 한 줄이 NMOS 채널 → STI → PMOS 채널을 차례로 지나고, 입력 콘택 따라 자르면 가운데 STI 위의 폴리 패드에 콘택이 내려앉는 모습이 보인다(활성 영역 위 게이트에는 콘택을 둘 수 없다). 단면 위에 마우스를 올리면 그 영역을 만든 마스크와 ProcessBook 장이 나온다. (가로 단면은 세로·가로 축척이 같고, 세로 단면은 높이를 2배 과장했다. 게이트 절연막·라이너 두께는 보이도록 과장했다.)

3D로 쌓아 보기

단면은 선 하나를 따라 자른 모습이다. 이번에는 셀 전체를 입체로 쌓아 보자. 레이아웃의 사각형이 공정 단계마다 실리콘 섬, 산화막 트렌치, 폴리 게이트, 텅스텐 기둥, 구리 배선으로 솟아오른다. 끌어서 돌리고, 바퀴로 확대하고, 구조 위에 마우스를 올려 그 부분을 만든 마스크를 확인하자. 절연막(STI 위의 PMD·저유전막)은 투명하게 그렸다.

표준 셀 3D 뷰어

끌어서 회전 · 바퀴로 확대

공정 단계

절연막(PMD·저유전막) 보이기 세로 2배 과장 셀 3개를 이어 붙인 행으로 FinFET 구조로 보기 핀 개수 (활성 영역당)

구조 위에 마우스를 올리면 정보가 나온다.

해볼 것: ① 단계를 0부터 하나씩 올리자. 1에서 OD를 뺀 곳이 파여 산화막(STI)으로 채워지고, 3에서 폴리가 활성 영역과 STI 위를 함께 지나며, 7에서 콘택 기둥이, 8에서 구리 M1이 올라온다. ② 절연막을 끄면 콘택이 소스·드레인과 폴리 패드 위에 내려앉은 모습이 보인다. 활성 영역 위 게이트에는 콘택이 없다. ③ 셀 3개 행을 켜면 이웃 셀의 VDD·VSS 레일과 N-웰이 하나로 이어진다(그림 04-1). ④ FinFET으로 바꾸면 평평한 활성 영역 대신 가는 실리콘 지느러미(핀)가 STI 위로 솟고, 게이트가 핀의 세 면을 감싼다. 채널 폭은 이제 연속값이 아니라 핀 개수 × (2 × 핀 높이 + 핀 폭)으로 양자화된다(ProcessBook 13장). (높이 방향은 nm 그대로이며, 게이트 절연막·라이너는 생략했다.)

레이어 ↔ 마스크 ↔ 공정 대응표

위 두 시뮬레이터에서 본 대응을 한 장으로 정리하면 다음과 같다. 마스크 번호는 ProcessBook 12장의 공정 흐름 번호를 따랐다. 실제 첨단 공정은 마스크가 60~100장이지만, 그 대부분은 이 표의 각 줄이 여러 장으로 쪼개지거나(멀티 패터닝, 다중 문턱 전압 주입) 배선층이 반복된 것이다.

레이아웃 레이어	GDS	마스크 (PB 12장)	웨이퍼에서 일어나는 일	ProcessBook
OD (활성)	2/0	1 · 활성 영역	OD 밖을 식각해 STI 산화막으로 채우고 CMP. OD는 실리콘 섬으로 남는다.	6장 · 7장 · 10장
NW (N-웰)	1/0	2 · p-웰(반전), 3 · n-웰	두꺼운 감광막으로 반대쪽을 가리고 고에너지 주입, 웰 어닐.	8장 · 9장
PO (폴리)	7/0	4 · 게이트	게이트 절연막·폴리 증착 후 가장 미세한 노광과 식각. OD와 겹친 곳이 채널.	4장 · 5장 · 6장
NP (N+ 주입)	12/0	5 · n-LDD, 7 · n⁺ S/D	PMOS 쪽을 감광막으로 가리고 As 주입. 게이트·스페이서가 자기 정렬 마스크.	8장
PP (P+ 주입)	13/0	6 · p-LDD, 8 · p⁺ S/D	NMOS 쪽을 가리고 BF₂·B 주입, 스파이크 어닐.	8장 · 9장
CO (콘택)	15/0	9 · 콘택	PMD 산화막에 구멍을 뚫고(CESL에서 정지) Ti/TiN + 텅스텐 CVD, 텅스텐 CMP.	6장 · 7장 · 12장
M1	19/0	10 · M1	저유전막에 트렌치를 파고 배리어·구리 도금 후 CMP(다마신). 마스크의 열린 곳 = 배선.	11장 · 10장
V1 · M2 …	21/0 · 20/0	11 · 12 …	듀얼 다마신으로 비아와 위 금속을 함께. 이 쌍이 10~15번 반복된다.	11장
(그리지 않음)	—	마스크 없음	STI 라이너, 게이트 절연막, 스페이서, 살리사이드, CESL, PMD, 저유전막: 전면 증착·자기 정렬 공정.	12장

설계자가 그리는 것과 공장이 만드는 것은 다르다

OD를 그리면 STI가 만들어지고(반전), NW 하나로 마스크 두 장(n-웰, p-웰)이 나오며, NP·PP는 게이트가 이미 막고 있는 곳을 다시 막지 않아도 된다. 반대로 콘택 하나를 그리면 증착·노광·식각·증착·CMP 다섯 단계가 따라온다. 그래서 설계 레이어와 마스크 레이어는 일대일이 아니며, 테이프아웃 뒤 파운드리가 레이어 연산(AND/OR/NOT, 크기 키우기)으로 마스크용 데이터를 새로 만든다. 그 과정과 OPC는 11장·12장에서 다룬다.

FinFET·GAA 셀에서는

3D 트랜지스터 공정에서는 OD 대신 핀(Fin) 레이어와 핀 절단(cut) 레이어가, PO 대신 더미를 포함한 규칙적인 게이트 격자와 게이트 절단(CPODE/CMG) 레이어가 들어온다. 채널 폭은 더 이상 연속적으로 그릴 수 없고 핀(또는 나노시트) 개수로 양자화된다. 레이어 이름은 바뀌어도 “OD∩PO가 트랜지스터”라는 원리와 자기 정렬의 논리는 같다. 공정 쪽 이야기는 ProcessBook 13장을 보자.

레이아웃에서 회로를 읽어 내기

레이아웃이 회로도와 같은 회로인지는 사람이 눈으로 확인할 수 없다. 검증 도구는 레이어 연산으로 레이아웃에서 회로를 다시 추출한다. 규칙은 단순하다.

게이트 = OD AND PO. 겹친 영역 하나가 트랜지스터 하나다. 그 영역의 짧은 변이 L, 긴 변이 W다.
확산 = OD AND NOT PO. 게이트가 확산을 둘로 가르고, 양쪽이 소스와 드레인이 된다.
종류 = NP 또는 PP. 게이트가 NP 안에 있으면 NMOS, PP 안에 있으면 PMOS.
연결 = 같은 레이어끼리 닿으면 같은 넷, CO는 M1과 확산(또는 폴리)을, V1은 M1과 M2를 잇는다.
M1 위의 핀 라벨로 넷 이름을 붙이고, 이름 없는 넷은 n1, n2…로 부른다.

이렇게 얻은 넷리스트를 합성기가 쓴 회로도와 비교하는 것이 LVS(Layout Versus Schematic)다. 아래 시뮬레이터는 이 규칙을 5 nm 격자 위에서 실행하고, 종류·연결뿐 아니라 같은 L의 병렬 소자를 합한 W와 회로도의 W/L도 비교한다. EDU45 회로도의 L은 50 nm다. 일부러 결함을 넣어 보자. DRC(설계 규칙 검사)와 LVS가 각각 무엇을 잡아내는지 다르다.

SIMULATOR

추출 · DRC · LVS 맛보기

결함 넣기

게이트 A 엔드캡을 짧게 (아래쪽 −70 nm) 입력 핀 A의 M1을 오른쪽으로 넓힘 출력 M1을 가운데에서 끊음 PMOS 소스 콘택을 모두 지움 출력과 VSS 스트랩 사이에 M1 다리

추출한 넷리스트 (SPICE)

DRC 위반—

LVS—

출력 노드 확산 커패시턴스—

해볼 것: ① 엔드캡을 짧게 하면 폴리가 활성 영역을 끝까지 덮지 못해 소스와 드레인이 이어진다. DRC는 PO.EX 위반을, LVS는 출력–VSS 단락을 보고한다. 같은 결함을 두 도구가 다른 말로 말한다. ② M1을 넓히면 INV_X1에서는 DRC 간격 위반만 생기고 LVS는 통과한다. NAND2_X1·NOR2_X1에서는 이 고정 확대량으로 최소 간격을 깨뜨리지 않아 둘 다 통과할 수 있다. 회로는 맞지만 만들 수 없는 레이아웃이다. ③ 콘택을 지우면 DRC는 깨끗하지만 LVS가 실패한다. 규칙상 문제없는 레이아웃도 틀린 회로일 수 있다. ④ 출력 노드의 확산 면적·둘레에서 접합 커패시턴스를 계산한다($C_j$ = 1.0 fF/µm², $C_{jsw}$ = 0.08 fF/µm 가정). 이것이 셀 지연 표(8장)에 들어가는 자기 부하의 일부다. DRC·LVS의 자세한 내용은 10장.

레이아웃에서 타이밍 숫자로: 셀 특성화

3장의 합성기와 8장의 STA가 쓰는 셀 지연 표(.lib)는 어디서 오는가? 라이브러리 팀이 레이아웃에서 트랜지스터 W·L과 기생 커패시턴스를 추출하고(위 추출 시뮬레이터), 그 회로를 SPICE로 수천 번 시뮬레이션해 표로 만든다. 이것을 셀 특성화(Cell characterization)라 한다. 아래 시뮬레이터는 그 과정을 축소해 직접 돌린다. 트랜지스터는 속도 포화를 반영한 알파 파워 모델이고, 출력 노드 방정식 $C_L\,dV_{out}/dt = I_p - I_n$을 시간 단계마다 적분한다.

$$I_{D,sat} = k\,\frac{W}{L}\,(V_{GS}-V_t)^{\alpha},\qquad C_L = C_{\text{load}} + \underbrace{C_j A_D + C_{jsw} P_D}_{\text{추출한 확산}} + C_{\text{wire}}$$

EDU45 가정: $V_t$ = 0.33 V(NMOS)·−0.35 V(PMOS), $\alpha$ = 1.3, 포화 전류 약 0.5 mA/µm(N)·0.25 mA/µm(P) @ 1 V, 게이트 커패시턴스 1.5 fF/µm. 셀의 W와 확산 면적·둘레는 위에서 추출한 값을 그대로 쓴다.

SIMULATOR

인버터 특성화: 전달 곡선 · 과도 응답 · NLDM 표 만들기

V_DD 입력 슬루 (10–90%) 출력 부하 C_load PMOS / NMOS 폭 비

그래프

t_pHL · t_pLH—

출력 슬루 (상승·하강)—

스위칭 임계 V_M—

입력 C · 자기 부하—

생성된 Liberty 조각 (cell_fall, ns · pF)

해볼 것: ① 과도 응답에서 부하를 키우면 지연이 거의 선형으로 늘고, 입력 슬루를 키우면 완만하게 는다. 8장 NLDM 표의 두 축이 바로 이것이다. ② NLDM 표를 누르면 5 × 5 조건을 모두 시뮬레이션해 cell_fall 표를 채운다. 아래 Liberty 조각이 그 결과다. ③ P/N 비를 바꾸면 전달 곡선의 스위칭 임계 V_M이 움직이고 상승·하강 지연의 균형이 바뀐다. 정공 이동도가 낮아 PMOS를 더 넓게 그리는 이유다. ④ X2·X4는 핑거를 늘려 W를 키운 셀이다. 구동력이 커지지만 입력 C와 자기 부하도 함께 커진다(3장 논리적 노력). (교육용 모델이며 실제 특성화는 BSIM 모델과 SPICE로 한다.)

셀 면적과 트랜지스터 밀도

공정 세대를 비교할 때 “7 nm”, “3 nm” 같은 이름은 더 이상 어떤 물리적 길이와도 일치하지 않는다. 대신 설계자가 실제로 쓰는 숫자, 즉 CPP × 금속 피치 × 트랙 수로 셀 면적을 계산하는 편이 정직하다. 2017년 Mark Bohr(Intel)가 제안한 트랜지스터 밀도 지표는 NAND2와 스캔 플립플롭의 면적을 6 : 4로 섞는다.

$$D = 0.6\times\frac{N_{\text{NAND2}}}{A_{\text{NAND2}}} + 0.4\times\frac{N_{\text{SFF}}}{A_{\text{SFF}}}\quad[\text{MTr/mm}^2]$$

$N_{\text{NAND2}}=4$. 스캔 플립플롭은 트랜지스터 약 36개, 폭 약 32 CPP로 가정했다(셀 설계마다 다르다).

SIMULATOR

CPP · 금속 피치 · 트랙 수 → 셀 면적과 밀도

미리 정한 값 (공개 자료 대략값)

CPP 금속 피치 (셀 높이 기준층) 트랙 수

셀 높이—

NAND2 면적—

트랜지스터 밀도—

EDU45 대비—

해볼 것: ① 미리 정한 값을 차례로 골라 보자. CPP는 세대마다 10% 남짓밖에 줄지 않는다. 게이트 길이·스페이서·콘택이 그 안에 다 들어가야 하기 때문이다. ② 그래서 밀도를 올린 주역은 트랙 수 감소다(12T → 9T → 6T → 5T). 트랙을 줄이면 셀 안 배선 자원이 모자라고, 핀(Fin) 수가 줄어 구동력도 준다(fin depopulation). 이를 메우려고 전원 레일을 땅속에 묻거나(BPR) 웨이퍼 뒤로 보낸다(BSPDN, ProcessBook 13장). ③ 같은 밀도를 CPP로 얻을지 트랙으로 얻을지는 공정과 설계의 합작품이다. 이런 조정을 DTCO(설계-공정 공동 최적화)라 한다. (수치는 공개 발표·분석 자료의 대략값이며 실제 공정마다 다르다.)

핵심 정리

표준 셀은 같은 높이(트랙 수 × 금속 피치), CPP 배수의 폭, 공유 전원 레일, 격자 위 핀이라는 약속으로 아무 곳에나 이어 붙일 수 있다.
CMOS 게이트는 오일러 경로를 따라 확산을 공유하며 그린다. 이웃 트랜지스터가 소스·드레인을 나눠 면적과 커패시턴스가 준다.
트랜지스터는 OD와 PO의 겹침이다. 폴리 폭이 L, 활성 영역 폭이 W, NP/PP가 종류를 정한다.
각 레이어는 하나 이상의 마스크가 되어 ProcessBook의 공정(STI·웰·게이트·주입·콘택·다마신)을 거친다. OD는 STI의 반전, NW는 두 장의 웰 마스크가 된다.
스페이서·실리사이드·게이트 절연막처럼 그리지 않는 구조는 자기 정렬로 생긴다. 그래서 주입 레이어는 성글게 그려도 된다.
DRC는 만들 수 있는지를, LVS는 맞는 회로인지를 본다. 둘은 서로를 대신하지 못한다.

확인 퀴즈

레이아웃에서 트랜지스터 하나를 정의하는 것은?

OD∩PO가 채널이다. 겹친 영역의 폴리 방향 폭이 L, 활성 영역 방향 폭이 W이며, NP/PP는 그 트랜지스터의 종류만 정한다.

레이아웃의 OD 레이어로 만든 마스크 1(활성 영역)을 쓰는 STI 공정에서, 웨이퍼에 산화막이 채워지는 곳은?

하드마스크가 OD 위를 덮고 나머지를 식각해 트렌치를 판 뒤 산화막으로 채운다. 설계 레이어 OD의 반전이 STI가 된다.

게이트 옆의 질화막 스페이서를 만드는 데 쓰는 마스크는?

스페이서는 게이트 모양을 따라 저절로 정렬된다. 그 바깥에 주입한 깊은 소스·드레인도 스페이서에 자기 정렬된다.

CPP 57 nm, M1 피치 40 nm, 6트랙 공정에서 3 CPP 폭인 NAND2의 면적에 가장 가까운 값은?

폭 3 × 57 = 171 nm, 높이 6 × 40 = 240 nm, 면적 171 × 240 ≈ 41,000 nm² = 0.041 µm². EDU45(0.72 µm²)의 약 1/17이다.

DRC는 통과했는데 LVS가 실패하는 경우로 알맞은 것은?

규칙은 모두 지켜도 연결이 빠지면 다른 회로다. 나머지 셋은 DRC가 먼저 잡는다(엔드캡 부족은 LVS 단락으로도 나타난다).

NAND2 레이아웃에서 NMOS 확산 가운데 노드에 콘택이 없는 이유는?

풀다운 직렬 연결의 가운데 노드(n1)는 두 트랜지스터가 확산을 공유하는 것만으로 충분하다. 콘택이 없으니 커패시턴스도 작다.