논리 합성

합성의 흐름: RTL에서 넷리스트로

합성 도구는 세 가지를 입력으로 받는다. 설계 자체인 RTL(Verilog/SystemVerilog), 쓸 수 있는 부품 목록인 표준 셀 라이브러리(Liberty .lib: 셀마다 기능·면적·핀 커패시턴스·지연 표), 그리고 목표인 제약(SDC: 클럭 주기, 입출력 지연, 부하). 출력은 라이브러리 셀의 인스턴스와 그 연결만 남은 게이트 수준 넷리스트(.v)다. 이 넷리스트가 5장의 배치·배선으로 넘어간다.

1. 해석(Elaboration): 모듈 계층을 펼치고 파라미터를 대입하며, always @(posedge clk)는 플립플롭으로, case는 다중화기로, +는 덧셈기로 알아본다(추론, inference).
2. 일반 논리: 특정 공정과 무관한 가상 게이트(시놉시스의 GTECH 같은 AND·OR·MUX·덧셈기 모음)로 회로를 적는다. 덧셈기·곱셈기 같은 산술은 별도의 구조 라이브러리(리플·캐리 룩어헤드 등)에서 고른다.
3. 불 최적화: 상수 전파, 공통 부분식 추출, 인수분해, don't care 활용으로 리터럴 수를 줄인다. 다음 절의 카르노 맵이 그 2단 버전이다.
4. 기술 매핑: 최적화된 논리를 라이브러리 셀로 덮는다. 같은 식도 어떤 셀을 쓰느냐에 따라 면적·지연이 달라진다.
5. 사이징·버퍼링: 타이밍이 모자란 경로의 셀을 키우고(X1→X2→X4), 팬아웃이 큰 넷에 버퍼 트리를 넣고, 여유 있는 경로는 줄여 면적·전력을 아낀다.

// RTL (2장)                         // 합성 결과 (EDU45 넷리스트, 일부)
assign y = ~((a & b) | c);              AOI21_X1 U12 (.A1(a), .A2(b), .B(c), .Y(y));
always @(posedge clk) q <= d;          DFF_X1   q_reg (.D(d), .CK(clk), .Q(q));

불 최적화와 카르노 맵

조합 논리는 진리표 하나로 완전히 정해지지만, 같은 진리표를 만드는 식은 무수히 많다. 2단 논리에서 비용이 가장 적은 식, 즉 최소 곱의 합(Minimum SOP)을 찾는 것이 고전적인 불 최적화 문제다. 곱항(AND) 하나가 진리표의 1을 여러 개 덮을수록 리터럴이 줄어든다.

용어를 정리하자. 출력이 1인 입력 조합이 최소항(minterm)이고, 출력이 무엇이든 상관없는 조합이 don't care(X)다. 1과 X만 덮는 곱항을 함의항(implicant), 리터럴을 하나라도 빼면 0을 덮게 되어 더 키울 수 없는 함의항을 주항(Prime implicant)이라 한다. 어떤 최소항을 덮는 주항이 하나뿐이면 그 주항은 필수 주항(essential prime)이다. 최소 SOP는 언제나 주항들로만 만들 수 있다.

CMOS 게이트는 왜 반전형인가

정적 CMOS 게이트는 출력을 VDD에 잇는 풀업망(pMOS)과 GND에 잇는 풀다운망(nMOS)으로 이루어진다. nMOS는 게이트가 1일 때 켜져 출력을 0으로 끌어내리고, pMOS는 게이트가 0일 때 켜져 출력을 1로 끌어올린다. 그래서 입력이 1로 오를수록 출력은 0으로 가는, 반전만 한 단으로 만들 수 있다. nMOS를 직렬로 두면 AND 조건으로 끌어내리므로 \(Y=\overline{A\cdot B}\)(NAND), 병렬로 두면 \(Y=\overline{A+B}\)(NOR)이다. 풀업망은 풀다운망의 쌍대(Dual), 즉 직렬↔병렬을 바꾼 구조라 두 망 중 정확히 하나만 켜진다(정적 전류 0).

같은 원리로 풀다운망을 "직렬 둘 + 병렬 하나"로 만들면 \(\overline{AB + C}\)가 한 단에 나온다. 이것이 AOI(AND-OR-Invert) 셀이고, 쌍대인 OAI는 \(\overline{(A+B)C}\)다. 반대로 AND·OR처럼 반전이 없는 기능은 NAND 뒤에 인버터를 붙인 두 단이라 면적·지연이 더 크다. 그래서 합성 도구는 가능하면 반전형 셀로 덮고, 논리 극성은 드모르간 법칙으로 앞뒤로 밀어 맞춘다. 셀 한 개의 실제 레이아웃(활성 영역·폴리·컨택·M1)은 4장 표준 셀과 레이아웃에서, 그 트랜지스터를 만드는 공정은 ProcessBook 12장 CMOS 공정 통합에서 볼 수 있다.

표준 셀 라이브러리와 Liberty

표준 셀은 높이가 같고(EDU45: 9트랙 = 1260 nm) 폭이 게이트 피치(CPP = 190 nm)의 정수배인 레이아웃 조각이다. 높이가 같아서 행(row)에 레고처럼 나란히 꽂을 수 있다(5장). 라이브러리에는 기능마다 구동력이 다른 여러 크기(X1, X2, X4…)와 문턱 전압이 다른 변종(LVT·SVT·HVT, 9장)이 수백~수천 개 들어 있다. 아래는 이 책의 가상 라이브러리 EDU45의 대표 셀이다.

면적 = 폭(CPP) × 0.19 µm × 1.26 µm. 입력 C는 X1 인버터(1 fF)와 같은 구동력을 내도록 크기를 맞췄을 때의 값이라 논리적 노력 \(g\)와 같다. 지연은 \(d=(gh+p)\tau\), \(\tau = 3\) ps(FO4 = 5τ = 15 ps)로 계산한 교육용 근사값이며, 4 fF 부하에서는 X1 셀의 \(gh\)가 모두 4가 되어 지연이 \(p\)로만 갈린다. DFF의 셋업 약 25 ps, 홀드 약 5 ps.

Liberty 파일은 이 정보를 텍스트로 적은 것이다. 지연은 상수가 아니라 입력 슬루 × 출력 부하 2차원 표(NLDM)로 주어지고, 상승·하강, 핀마다 따로 있다. 표를 읽고 보간하는 방법은 8장에서 직접 해 본다.

library (edu45_tt_1p00v_25c) {
  time_unit : "1ns" ;  capacitive_load_unit (1, pf) ;  nom_voltage : 1.00 ;
  cell (NAND2_X1) {
    area : 0.718 ;                                /* 3 CPP × 0.19 × 1.26 µm */
    pin (A) { direction : input ; capacitance : 0.00133 ; }
    pin (Y) { direction : output ; function : "!(A & B)" ;
      timing () { related_pin : "A" ; timing_sense : negative_unate ;
        cell_fall (delay_6x6) {
          index_1 ("0.005, 0.01, 0.02, 0.04, 0.08, 0.16") ;  /* 입력 슬루 (ns) */
          index_2 ("0.0005, 0.001, 0.002, 0.004, 0.008, 0.016") ;  /* 부하 (pF) */
          values ("0.0081, 0.0100, 0.0138, 0.0214, ...", ...) ; }
        fall_transition (delay_6x6) { ... }  /* 출력 슬루 표 */
      } } } }

기술 매핑: 트리 커버링

최적화된 논리를 라이브러리 셀로 바꾸는 표준 방법(Keutzer의 DAGON, 1987)은 이렇다. 먼저 회로를 NAND2와 INV만으로 다시 쓴 주체 그래프(Subject graph)를 만든다. 라이브러리의 각 셀도 NAND2–INV 패턴 그래프로 적어 둔다(예: AOI21 = INV(NAND(NAND(a,b), INV(c)))). 그다음 주체 그래프를 패턴들로 겹치지 않게 빠짐없이 덮는다. 덮개 하나가 셀 인스턴스 하나다.

주체 그래프가 트리라면 이 문제는 동적 계획법(Dynamic programming)으로 정확히 풀린다. 출력 쪽 노드 \(v\)에서 맞는 패턴 \(m\)을 하나 고르면, 남는 일은 패턴의 입력이 닿는 노드들을 각각 최적으로 덮는 것이고, 그 하위 문제들은 서로 독립이다.

시뮬레이터에서 보듯 같은 함수라도 목적과 라이브러리 구성에 따라 넷리스트가 크게 달라진다. 복합 셀(AOI·OAI)은 면적에 유리하지만 직렬 트랜지스터가 많아 입력 커패시턴스와 기생 지연이 크다. 그래서 실제 합성은 비임계 경로는 면적으로, 임계 경로는 지연으로 매핑하는 혼합 전략을 쓴다. XOR·MUX처럼 NAND2–INV 트리로 표현하면 같은 입력이 여러 번 나오는 셀은 트리 패턴으로 잘 잡히지 않아, 불 매칭(진리표 비교)이나 컷 기반 매핑(오늘날 ABC 등)을 쓴다.

논리적 노력: 게이트 크기와 단 수

매핑이 끝나면 셀의 크기를 정해야 한다. 큰 부하(긴 배선, 많은 팬아웃, 칩 밖 패드)를 X1 게이트 하나로 몰면 매우 느리다. 반대로 첫 단을 크게 만들면 그 앞 단의 부하가 커진다. Sutherland와 Sproull의 논리적 노력(Logical effort)은 이 문제를 간단한 식으로 푼다. 게이트 한 단의 지연을 인버터 시간 상수 \(\tau\) 단위로 적으면

여러 단으로 이어진 경로에서는 각 단의 노력을 곱한 경로 노력 \(F\)가 핵심이다. 분기 노력 \(b\)(한 단의 출력이 경로 밖으로도 갈라져 나갈 때의 비율)까지 넣으면

SDC 제약: 합성이 겨냥하는 목표

합성 도구는 "얼마나 빨라야 하는지" 알아야 매핑과 사이징을 결정할 수 있다. 그 목표를 적는 표준 언어가 Tcl 기반의 SDC(Synopsys Design Constraints)다. 같은 SDC가 합성, 배치·배선, 사인오프 타이밍 분석까지 그대로 따라간다.

# 단위: 시간 ns, 커패시턴스 pF (라이브러리 단위를 따른다)
create_clock -name clk -period 1.00 [get_ports clk]          # 1 GHz
set_clock_uncertainty 0.05 [get_clocks clk]                 # 지터 + CTS 전 스큐 여유
set_input_delay  0.30 -clock clk [remove_from_collection [all_inputs] [get_ports clk]]
set_output_delay 0.25 -clock clk [all_outputs]
set_driving_cell -lib_cell INV_X1 [all_inputs]
set_load 0.004 [all_outputs]                                # 4 fF
set_max_transition 0.08 [current_design]                    # 슬루 상한 80 ps

합성 보고서 읽기와 등가성 검사

합성이 끝나면 도구는 면적·타이밍·전력 보고서를 낸다. 가장 먼저 보는 것은 타이밍 보고서의 최악 경로다. 한 줄 한 줄이 셀 하나 또는 넷 하나이고, 지연이 쌓여 도착 시간이 되며, 요구 시간과의 차가 슬랙이다.

Report : timing  -path full  -delay max          (EDU45 TT 1.0 V 25 °C, 와이어 로드 모델)
Startpoint: u_ctrl/state_reg[1] (rising edge-triggered flip-flop clocked by clk)
Endpoint:   u_alu/acc_reg[7]    (rising edge-triggered flip-flop clocked by clk)
  Point                                   Incr      Path
  clock clk (rise edge)                  0.000     0.000
  u_ctrl/state_reg[1]/CK (DFF_X1)        0.000     0.000 r
  u_ctrl/state_reg[1]/Q  (DFF_X1)        0.046     0.046 f
  u_alu/U231/Y (NAND2_X1)                0.021     0.067 r
  u_alu/U240/Y (AOI21_X2)                0.024     0.091 f
  ...                                     ...       ...
  u_alu/U388/Y (OAI21_X1)                0.026     0.787 r
  u_alu/acc_reg[7]/D (DFF_X1)            0.004     0.791 r
  data arrival time                                0.791
  clock clk (rise edge)                  1.000     1.000
  clock uncertainty                     -0.050     0.950
  library setup time                    -0.025     0.925
  data required time                               0.925
  slack (MET)                                      0.134

Report : area      Combinational  1 842.6 µm²   Sequential  1 103.4 µm²   Total 2 946.0 µm²  (12 307 cells)
Report : power     Dynamic 1.82 mW (Switching 1.05 / Internal 0.77)   Leakage 21.4 µW

• 슬랙이 음수(VIOLATED)면 주기를 못 맞춘 것이다. 셀 업사이징·재구조화로 고치거나 RTL에서 파이프라인을 끊는다. 이 단계의 배선 지연은 아직 배치 전이라 팬아웃 기반 추정(와이어 로드 모델)이거나 물리 정보 기반 추정이어서, 배치 후 다시 확인해야 한다(8장).
• 면적은 조합·순차로 나누어 본다. 셀 면적의 합이고, 실제 블록 면적은 배치 밀도(보통 60~80%)로 나눠야 나온다(5장).
• 전력은 스위칭 활동도를 가정한 추정치다. 동적·누설의 의미는 9장.

마지막으로 합성 결과가 RTL과 논리적으로 같은지 확인한다. 시뮬레이션은 입력 조합을 다 볼 수 없으므로, 등가성 검사(LEC, Logic equivalence checking)가 형식적 방법으로 증명한다. 두 설계의 레지스터를 짝지어(키 포인트 매핑) 각 레지스터 입력의 조합 논리 함수가 같은지를 BDD나 SAT 풀이기로 검사한다. 한 번이라도 다르면 반례 입력을 내놓는다. LEC는 합성 뒤뿐 아니라 스캔 삽입, 클럭 트리, 수동 ECO 뒤에도 매번 돌린다.