Chapter 09

전력과 신뢰성

스마트폰 칩은 손에 쥘 수 있을 만큼 뜨거워서는 안 되고, 데이터센터 칩은 수백 와트를 식힐 수 있어야 한다. 전력은 이제 성능만큼 중요한 설계 목표이며, 많은 경우 성능의 상한을 정한다. 이 장은 전력이 어디서 오는지 식으로 나누고, 전압·주파수·문턱 전압을 바꿔 에너지를 줄이는 방법을 계산한다. 그리고 그 전류를 공급하는 전원망이 버티는지, 즉 전압이 얼마나 떨어지고(IR 드롭) 배선이 몇 년을 견디는지(전자 이동)까지 확인한다.

동적 전력 $\alpha C V^2 f$와 누설 전력의 원인, 문턱 전압·온도 의존성을 설명한다.
알파 파워 법칙으로 전압과 최대 주파수의 관계를 세우고, DVFS의 에너지-지연 맞바꿈을 계산한다.
클럭 게이팅·멀티 Vt·파워 게이팅·멀티 전압 도메인의 원리와 대가를 안다.
전원망을 저항 메시로 보고 IR 드롭을 계산하며, 스트랩·패드 배치의 영향을 확인한다.
블랙 식으로 전자 이동 수명을 추정하고 배선 폭 규칙과 연결한다.

전력은 어디서 오는가

CMOS 게이트는 출력이 바뀔 때만 전류를 크게 쓴다. 출력 노드의 커패시턴스 $C$를 0에서 $V_{DD}$로 충전하면 전원에서 $CV_{DD}^2$의 에너지가 나가고, 그 절반은 PMOS에서 열로, 나머지 절반은 방전할 때 NMOS에서 열로 사라진다. 클럭 한 주기에 그 노드가 0→1로 바뀔 확률을 활동률 $\alpha$라 하면 칩 전체의 동적 전력은 다음과 같다.

$$P = \underbrace{\alpha\, C\, V_{DD}^2\, f}_{\text{스위칭}} + \underbrace{I_{sc} V_{DD}}_{\text{단락}} + \underbrace{I_{\text{leak}} V_{DD}}_{\text{누설}},\qquad I_{\text{sub}} \propto 10^{-(V_t - \eta V_{DD})/S}\,,\ S \approx 60\!\sim\!90\ \text{mV/dec}$$

단락 전류는 입력 전이 동안 PMOS·NMOS가 잠깐 함께 켜져 흐르는 몫으로, 슬루가 나쁘면 커진다(8장 max_transition). 누설은 꺼진 트랜지스터의 서브문턱 전류(문턱 전압에 지수적), 얇은 게이트 절연막의 터널링, 접합 누설로 이루어진다. 서브문턱 기울기 $S$는 온도에 비례해 나빠지고, $V_t$도 온도가 오르면 낮아져 누설은 온도에 지수적으로 는다. DIBL 계수 $\eta$는 높은 $V_{DD}$에서 $V_t$가 낮아지는 효과.

SIMULATOR

칩 전력 분해기

V_DD 클럭 f 활동률 α 스위칭 C (칩 전체) 온도 클럭 게이팅으로 꺼진 비율

총 전력—

누설 비율—

f_max (이 V_DD·V_t)—

연산당 에너지—

해볼 것: ① V_DD를 1.0 → 0.8 V로 낮추면 동적 전력이 36% 준다(V²). 그런데 f_max도 떨어져 지금 주파수를 못 맞추면 빨간 경고가 뜬다. ② LVT로 바꾸면 f_max가 오르지만 누설이 약 10배가 된다. 그래서 실제 칩은 임계 경로에만 LVT를 쓰고 나머지는 HVT로 채운다(멀티 Vt, 8장 ECO). ③ 온도를 125 °C로 올리면 누설이 몇 배로 는다. 뜨거워질수록 누설이 늘어 더 뜨거워지는 양의 되먹임(열 폭주)이 패키지·냉각 설계의 제약이 된다. (교육용 모델: V_t = 0.25/0.33/0.42 V, S = 70 mV/dec × T/300 K, α-파워 지수 1.3, 칩 트랜지스터 폭 합 기준 누설)

전압을 낮추면: DVFS와 에너지-지연

트랜지스터의 구동 전류는 속도 포화를 반영한 알파 파워 법칙(Alpha-power law, Sakurai–Newton)으로 근사되고, 게이트 지연은 다음과 같다.

$$t_d \propto \frac{C V_{DD}}{I_{on}} \propto \frac{V_{DD}}{(V_{DD} - V_t)^{\alpha}},\qquad f_{\max} \propto \frac{(V_{DD}-V_t)^{\alpha}}{V_{DD}},\quad \alpha \approx 1.2\!\sim\!1.5$$

전압을 낮추면 동적 에너지(연산당 $CV^2$)는 제곱으로 주는데 지연은 그보다 천천히 는다. 그래서 일이 급하지 않을 때는 전압과 주파수를 함께 낮추는 DVFS(Dynamic voltage and frequency scaling)가 이득이다. 다만 너무 낮추면 한 연산이 오래 걸리는 동안 누설 에너지가 쌓여, 연산당 에너지가 최소가 되는 전압(보통 문턱 근처)이 있다.

SIMULATOR

전압 스윕: 연산당 에너지와 지연

V_t 누설 세기 (상대) 평균 활동률 α 동작 전압

최소 에너지 전압—

지금 에너지 (1.0 V 대비)—

지금 속도 (1.0 V 대비)—

해볼 것: ① 동적 에너지(보라)는 V가 낮을수록 줄고, 누설 에너지(주황)는 지연이 길어지며 급증한다. 둘의 합(굵은 선)에 최소점이 있다. ② 활동률이 낮은(대부분 쉬는) 회로일수록 누설 몫이 커서 최소 에너지 전압이 올라간다. ③ 1.0 V에서 0.7 V로 내리면 동적 에너지는 49%가 된다. 기본 Vt = 0.33 V·누설 세기 1·활동률 0.1에서는 누설을 포함한 총에너지는 약 67.8%, 속도는 약 66.1%다. 누설·Vt·활동률을 바꾸면 이 비율도 달라진다. 스마트폰 칩이 여러 개의 전압·주파수 단계를 오가며 작업량에 맞추는 이유다. 근문턱 동작은 사물인터넷 센서처럼 느려도 되는 칩에서 쓴다.

저전력 설계 기법

기법	줄이는 것	원리	대가·주의
클럭 게이팅 (ICG 셀)	동적 (클럭 망·레지스터)	쓰지 않는 레지스터 묶음의 클럭을 끔. 지원 ICG 셀·제약을 제공하고 클럭 게이팅 최적화를 켠 흐름에서 enable 조건으로 삽입	클럭 트리 구조·스큐(6장), 게이팅 셀의 셋업 검사
멀티 Vt	누설	여유 있는 경로는 HVT, 임계 경로만 LVT	LVT 비율 ↑ = 누설 ↑, Vt 마스크·주입 추가
파워 게이팅 (헤더/풋터 스위치)	누설 (블록 전체)	쓰지 않는 블록의 전원을 스위치로 끊음	스위치 면적·IR 드롭, 켜질 때 돌입 전류, 상태 보존용 리텐션 플롭, 출력 고립 셀
멀티 전압 도메인	동적	느려도 되는 블록은 낮은 V_DD	도메인 경계마다 레벨 시프터, 전원망 분리
DVFS	동적 + 누설	작업량에 맞춰 V·f를 실시간 조정	전압 조정기, 모든 동작점에서 타이밍 사인오프
바디 바이어스	누설 / 속도	웰 전압으로 V_t 조정 (FD-SOI에서 효과 큼)	웰 분리, 바이어스 생성 회로

이런 전원 의도(어느 블록이 어느 전압에서, 언제 꺼지고, 경계에 무엇을 넣는지)는 RTL과 별도로 UPF(Unified Power Format, IEEE 1801) 파일에 적고, 합성·배치·검증 도구가 모두 같은 파일을 읽는다.

전원망과 IR 드롭

칩 위 수십억 개 셀에 전류를 공급하는 전원망은 위층 두꺼운 금속의 격자(스트랩)에서 시작해 비아 기둥을 타고 내려와 셀 행의 M1 레일에 닿는다(5장 플로어플랜, 7장 금속 스택). 이 망은 저항이 있어서 전류가 흐르면 전압이 떨어진다. 패드(또는 범프)에서 먼 곳, 전류를 많이 쓰는 곳일수록 셀이 실제로 받는 전압이 낮고, 낮아진 전압만큼 셀이 느려진다(위 알파 파워 법칙). 이것이 IR 드롭이다. 보통 $V_{DD}$의 5% 안팎을 허용치로 둔다.

$$\mathbf{G}\,\mathbf{v} = \mathbf{b}_{\text{pad}} - \mathbf{i}_{\text{load}}\quad\Longrightarrow\quad v_k \leftarrow (1-\omega)\,v_k + \frac{\omega}{\sum_j g_{kj}}\Big(\sum_j g_{kj} v_j - i_k\Big)$$

전원망을 노드 $k$와 저항(컨덕턴스 $g$)의 메시로 보고, G의 대각 원소는 인접 컨덕턴스 합, 비대각 원소는 −g로 정의한다. 양수 소비 전류 $i_k$를 빼 주고, 고정 패드와 연결된 항은 $b_{\text{pad},k}=\sum_{j\in\text{pad}}g_{kj}V_{DD}$로 우변에 더하는 키르히호프 전류 법칙을 푼다. 패드 노드는 $V_{DD}$로 고정. 아래 시뮬레이터는 이 연립 방정식을 SOR($\omega$ ≈ 1.9) 반복으로 푼다. 실제 도구는 수십억 노드를 희소 행렬 해법으로 풀고, 순간 전류 파형까지 보는 동적 IR 해석도 한다.

SIMULATOR

전원망 IR 드롭 지도

눌러서 핫스팟 추가 · Shift+누르기: 패드 추가

스트랩 간격 (메시 저항) 패드 배치 평균 전류 밀도

최대 IR 드롭—

평균 드롭—

허용치(5%) 초과 면적—

최악 지점 셀 지연 증가—

해볼 것: ① 가장자리 본딩(8개)에서는 칩 가운데가 깊게 꺼진다. 큰 칩이 플립칩 범프로 넘어간 이유다. ② 범프 배열로 바꾸면 드롭이 고르게 작아진다. ③ 칩 위를 눌러 CPU 코어 같은 핫스팟을 만들면 그 주변만 붉어진다. 스트랩을 촘촘히(저항 ↓) 하면 고쳐지지만 그만큼 신호 배선 트랙을 잃는다(7장 혼잡). ④ 셀 지연 증가는 알파 파워 법칙으로 환산한 값이다. 이 지연은 타이밍 사인오프(8장)에 반영된다. (V_DD 1.0 V, 40 × 40 노드, 교육용 단위)

전류가 순간적으로 몰리면(클럭 엣지, 블록 깨어남) 저항뿐 아니라 패키지 인덕턴스로 인한 $L\,di/dt$ 잡음도 생긴다. 이것을 막으려고 빈자리마다 디커플링 커패시터(decap 셀)를 깔아 국소 전하 저장소로 쓴다. 디캡은 면적을 쓰고 누설도 있어서, 동적 IR 해석으로 필요한 곳에만 넣는다.

전자 이동: 배선의 수명

구리 배선에 높은 전류 밀도로 오래 전류를 흘리면 전자가 금속 원자를 밀어 옮기는 전자 이동(Electromigration)이 일어난다. 원자가 빠져나간 곳에는 빈 공간(void)이 생겨 저항이 커지다 끊기고, 쌓인 곳은 튀어나와(hillock) 옆 선과 단락된다. 물리와 공정 쪽 대책은 ProcessBook 11장에서 다뤘다. 설계자는 각 배선의 전류를 계산해 허용 전류 밀도를 넘지 않도록 폭을 넓히거나 비아를 늘린다. 수명은 블랙 식으로 추정한다.

$$\text{MTTF} = A\, J^{-n}\, \exp\!\left(\frac{E_a}{k T}\right),\qquad n \approx 1\!\sim\!2,\quad E_a \approx 0.8\!\sim\!1.0\ \text{eV (Cu, 계면 확산)}$$

SIMULATOR

전류 밀도 · 온도 → 전자 이동 수명

전류 배선 폭 배선 두께 동작 온도

전류 밀도 J—

수명 (MTTF, 상대→년)—

판정 (목표 10년)—

해볼 것: ① 폭을 두 배로 하면 J가 절반이 되어 수명이 n제곱(여기서 n = 2)만큼, 즉 4배 는다. 전원 레일·클럭 드라이버 출력처럼 전류가 큰 넷에 넓은 선과 다중 비아를 쓰는 이유다. ② 온도를 105 → 125 °C로 올리면 수명이 절반 아래로 준다. 국소 발열(자기 발열)이 EM 해석에 들어가는 이유다. ③ 신호선은 전류가 양방향이라 평균 전류가 0에 가까워 EM에 덜 민감하고, 직류가 흐르는 전원선이 가장 위험하다. (Ea = 0.9 eV, n = 2, 기준: J = 1 MA/cm², 105 °C에서 10년으로 맞춘 교육용 상수)

핵심 정리

동적 전력 $\alpha C V^2 f$는 전압의 제곱에, 누설은 문턱 전압과 온도에 지수적으로 의존한다.
알파 파워 법칙: 전압을 낮추면 에너지는 제곱으로 줄고 속도는 덜 준다. 누설 때문에 최소 에너지 전압이 존재한다.
클럭 게이팅·멀티 Vt·파워 게이팅·멀티 전압·DVFS가 대표적 저전력 기법이며 UPF로 의도를 기술한다.
전원망은 저항 메시다. IR 드롭은 패드 배치·스트랩 밀도·전류 분포가 정하고, 셀 지연 증가로 타이밍에 들어간다.
전자 이동 수명은 $J^{-n}e^{E_a/kT}$에 비례한다. 전원선은 폭과 비아 수로 전류 밀도를 낮춘다.

확인 퀴즈

V_DD를 1.0 V에서 0.7 V로, 주파수를 절반으로 낮추면 동적 전력은 대략 몇 배가 되는가?

0.7² × 0.5 = 0.245. 연산당 에너지는 0.49배(V²)다.

서브문턱 기울기가 70 mV/dec일 때 V_t를 140 mV 낮추면 서브문턱 누설은?

140 / 70 = 2 디케이드 → 10² = 100배. LVT를 아껴 써야 하는 이유다.

칩 가운데의 IR 드롭을 줄이는 가장 효과적인 방법은?

전류가 패드까지 가는 저항 경로가 짧아진다. 스트랩을 촘촘히 하는 것도 방법이지만 배선 자원을 쓴다.

파워 게이팅에 대한 설명으로 옳지 않은 것은?

전원이 끊기면 상태가 사라진다. 필요하면 별도 상시 전원을 쓰는 리텐션 플롭에 저장해야 한다.