팹리스와 칩 설계의 경제학

팹리스의 돈은 어디로 가는가

팹리스의 손익계산서는 단순하다. 위에서 매출이 들어오고, 매출원가(COGS)가 빠진다. 매출원가의 대부분은 파운드리에 내는 웨이퍼 값, OSAT에 내는 패키징·테스트비, 그리고 칩과 함께 묶어 파는 메모리 같은 부품이다. 남은 것이 매출총이익(Gross profit)이고, 여기서 연구개발비(R&D)와 판매·관리비가 빠지면 영업이익이 된다.

공장을 가진 회사(4장)와 달리 감가상각 덩어리가 없다. 대신 R&D가 크다. 엔지니어 인건비, EDA 라이선스, IP 구매, 마스크 세트가 모두 여기에 들어간다(5장). 그리고 R&D는 칩을 몇 개 팔든 거의 그대로다. 아래에서 회사 유형을 바꿔 보고, 매출 배수를 움직여 매출이 줄었을 때 이익이 어떻게 되는지 보자.

매출이 절반이 되면 매출원가도 절반이 되지만 R&D는 줄지 않는다. 그래서 영업이익은 절반보다 훨씬 많이 줄고, 쉽게 적자가 된다. 고정비 비중이 큰 사업의 이익이 매출보다 크게 출렁이는 현상을 영업 레버리지(Operating leverage)라고 한다. 거꾸로 매출이 늘면 이익은 매출보다 빨리 는다. 2023~2024년 데이터센터 GPU 매출이 급증했을 때 선두 회사의 영업이익률이 60%를 넘어선 것이 그 예다.

매출총이익률의 차이는 무엇을 파느냐에서 온다. 대체할 것이 없는 칩은 원가의 몇 배를 받을 수 있고, 여러 회사가 비슷한 물건을 파는 칩은 원가에 가깝게 팔린다. 이 장의 나머지는 이 두 숫자, 고정비(NRE)와 개당 마진(가격 − 원가)이 어떻게 정해지는지에 관한 것이다.

설계비는 칩을 팔기 전에 다 쓴다

칩 하나를 시장에 내놓기까지 드는 돈은 크게 둘이다. 한 번만 드는 돈(NRE: 설계 인력, EDA·IP, 시제품, 마스크 세트)과 칩 한 개를 만들 때마다 드는 돈(웨이퍼·패키징·테스트)이다. 첨단 SoC의 설계비 추정치는 28 nm에서 약 5천만 달러, 7 nm에서 약 3억 달러, 3 nm에서 약 6억 달러다(IBS 계열 추정, 2010~2020년대). 노드 한 세대마다 두 배 가까이 뛰었다.

본전을 찾으려면 개당 남는 돈으로 이 설계비를 메워야 한다.

아래 시뮬레이터의 위쪽은 칩 하나의 일생 동안 누적 이익이 어떻게 움직이는지 보여 준다. 개발 2년 동안 설계비를 쓰며 깊이 내려갔다가, 출시 뒤 판매가 쌓이며 올라온다. 아래쪽 막대는 지금의 가격·원가율로 노드마다 손익분기 판매량이 얼마인지 보여 준다. 막대를 눌러 노드를 바꿔 보자.

막대가 노드마다 계단처럼 오른다. 개당 마진이 20달러인 칩이라면 28 nm에서는 수백만 개로 충분하지만 3 nm에서는 3천만 개 가까이 팔아야 한다. 연 수억 대가 팔리는 스마트폰 AP, 개당 수만 달러에 팔리는 데이터센터 가속기, 그리고 PC·서버 CPU 정도만 이 조건을 맞춘다. 나머지 대부분의 칩, 곧 자동차·가전·산업용 칩이 아직 28 nm 이상의 성숙 공정에 머무는 이유가 여기 있다. 그 공정이 더 싸서가 아니라 설계비를 회수할 판매량이 없어서다.

그래서 팹리스는 설계비를 여러 칩에 나눠 쓰려고 애쓴다. 한 번 만든 설계 블록(IP)을 다음 칩에 다시 쓰고, 큰 칩을 먼저 만든 뒤 일부를 잘라 낸 파생 칩을 낸다. 같은 다이에서 불량 코어를 끄고 낮은 등급으로 파는 빈닝(Binning)도 같은 설계비로 판매량을 늘리는 방법이다.

다이 크기의 함정

칩 설계자가 가장 먼저 정하는 숫자 중 하나가 다이 면적이다. 트랜지스터를 많이 넣을수록 성능은 올라간다. 그런데 면적이 커지면 원가는 면적보다 빨리 오른다. 이유는 둘이다. 웨이퍼 한 장에서 나오는 다이 수가 줄고(가장자리 손실까지 커진다), 다이 하나에 결함이 하나라도 떨어질 확률이 올라간다.

왼쪽은 300 mm 웨이퍼다. 결함이 무작위로 떨어지고, 결함을 맞은 다이는 빨갛게 변한다. 오른쪽 위는 좋은 다이 하나의 원가, 아래는 칩 시스템 전체 비용 대비 성능이다. 오른쪽 그래프를 좌우로 끌거나 슬라이더로 면적을 바꾼다.

다이 원가만 보면 작을수록 이득이다. 100 mm²에서 800 mm²로 키우면 면적은 8배인데 좋은 다이 원가는 20배 가까이 뛴다. 그런데 칩은 다이만으로 팔리지 않는다. 패키지, 기판, 메모리, 보드, 전원, 냉각, 그리고 칩을 꽂을 서버 자리가 칩마다 붙는다. 이 고정 비용이 크면 작은 칩 여러 개보다 큰 칩 하나가 성능 대비 싸다. HBM 수천 달러어치를 붙이는 AI 가속기가 레티클 한계(약 26 × 33 mm, 858 mm²)까지 다이를 키우는 이유다.

반대로 칩당 고정 비용이 작은 시장, 곧 수십 센트짜리 패키지에 들어가는 MCU나 전원 칩은 다이를 극도로 작게 만든다. 같은 계산이 시장마다 다른 답을 낸다. 큰 다이를 여러 조각으로 나누는 칩렛 설계는 이 함정을 피하는 또 다른 길이고 11장에서 다룬다. 웨이퍼당 다이 수와 수율 모델의 자세한 계산은 9장과 YieldBook에 있다.

얼마에 팔 것인가

원가가 정해지면 다음은 가격이다. 비싸게 받으면 개당 마진은 크지만 덜 팔리고, 싸게 팔면 많이 팔리지만 남는 게 없다. 그 사이 어딘가에 이익이 가장 큰 가격이 있다. 얼마나 비싸게 받을 수 있는지는 고객이 대안을 가졌는지에 달렸다.

왼쪽 그래프는 수요 곡선이다. 가격(세로)을 정하면 팔리는 양(가로)이 정해진다. 초록 사각형이 마진의 합, 회색이 원가의 합이다. 점을 위아래로 끌어 가격을 바꾸고, 세로축 위의 마름모를 끌어 고객이 낼 수 있는 최고 가격을 바꾼다. 오른쪽은 가격에 따른 이익이다.

대안이 없으면 가격은 원가와 상관없이 고객의 지불 의사로 정해진다. 독점 상태의 최적 가격은 원가보다 지불 의사에 훨씬 민감하다. 반면 비슷한 제품이 있으면 가격은 경쟁사 가격에 묶이고, 경쟁사가 가격을 내리면 따라 내릴 수밖에 없다. 두 회사가 계속 내리면 가격은 원가로 수렴하고 NRE를 회수할 마진이 사라진다.

그래서 팹리스의 전략은 대부분 "대체 불가능해지는 것"을 향한다. 성능으로 앞서거나, 소프트웨어 생태계로 고객을 묶거나(GPU의 개발 도구, 모바일 AP의 모뎀 특허), 고객과 함께 설계해 바꾸기 어렵게 만든다. 이것이 같은 팹리스라도 매출총이익률이 20%대에서 70%대까지 벌어지는 이유다.

늦으면 얼마를 잃는가

칩 시장에는 창이 있다. 새 스마트폰이 나오는 가을, 데이터센터가 다음 세대로 넘어가는 시점, 경쟁사의 다음 제품이 나오는 날. 그 창 안에 들어가지 못하면 같은 칩이라도 덜 팔린다. 늦게 나온 칩은 늦게 시작해 짧게 팔리고, 정점도 낮다.

고전적인 시장 창 모델(Time-to-market window)은 정시에 나온 제품의 월 매출을 삼각형으로 본다. 창 길이 \(2W\)의 절반에서 정점에 오르고 끝에서 0이 된다. \(D\)개월 늦게 나온 제품은 같은 기울기로 올라가지만 정점 시기와 끝나는 시기는 그대로다. 아래 그래프에서 출시 손잡이를 오른쪽으로 끌어 보자. 세로 선이 시간을 따라 움직이며 두 제품의 누적 매출을 센다.

창이 짧은 시장에서 몇 달의 지연은 매출의 몇십 %다. 매출 손실이 개발비 증가보다 훨씬 크다. 그래서 팹리스는 칩을 한 번에 성공시키는 데 사활을 건다. 테이프아웃 후 결함이 발견되어 마스크를 다시 만드는 리스핀(Respin)은 마스크 값(3 nm급 약 2,500만 달러)보다 늦어진 3~6개월이 더 비싸다. 검증에 설계비의 가장 큰 몫을 쓰는 것도, 파운드리의 최신 공정을 경쟁사보다 먼저 확보하려는 것도 같은 이유다.

팹리스 지형

1984년 자일링스, 1987년 TSMC 설립 이후 팹리스는 반도체 산업의 큰 축이 되었다. 지금은 집적 회로 매출의 약 3분의 1을 팹리스가 판다(2020년대 초, 업계 조사 기관 추정). 아래는 주요 팹리스를 2024년 매출 크기의 원으로 그린 것이다. 원의 넓이가 매출에 비례한다. 올려 보면 정보가, 누르면 아래에 설명이 나온다.

지형은 극단적으로 기울어 있다. 2024년 기준 데이터센터 GPU 한 분야의 선두 회사가 나머지 큰 팹리스를 모두 합친 것보다 크다. 그 아래로 스마트폰 AP·모뎀, 네트워크와 맞춤형 칩, 디스플레이 구동칩, 아날로그·IoT 칩이 층을 이룬다. 지역으로는 미국이 압도적이고, 대만이 AP·구동칩·설계 서비스로 두 번째, 중국이 자국 시장을 바탕으로 세 번째다.

한국은 메모리에서 세계 1위권이지만 팹리스는 작다. 디스플레이 구동칩(LX세미콘)과 차량용 AP, AI 추론 칩 스타트업이 있지만 세계 매출에서 차지하는 비중은 1%가 채 되지 않는다. 이 빈칸은 15장에서 다시 본다. 분야마다 손익 구조가 다른 것도 지형의 일부다. 구동칩은 판매량이 크지만 경쟁이 치열해 마진이 얇고, 가속기는 판매량이 작지만 개당 마진이 크다.

사서 쓸까, 만들어 쓸까

2015년 구글이 자체 AI 칩(TPU)을 데이터센터에 넣었다고 밝힌 뒤로 큰 클라우드 회사(하이퍼스케일러)들이 차례로 자기 칩을 설계하기 시작했다. 아마존의 Trainium·Inferentia, 마이크로소프트의 Maia, 메타의 MTIA가 그 예다. 대부분은 브로드컴·마벨이나 대만의 설계 서비스 회사와 함께 만든다. 칩을 파는 팹리스 입장에서는 가장 큰 고객이 경쟁자가 되는 셈이다.

계산은 단순하다. 범용 칩(머천트 실리콘(Merchant silicon))을 사면 개당 가격에 팹리스의 마진이 들어 있다. 직접 만들면 그 마진을 빼는 대신 설계비와 소프트웨어 비용을 혼자 진다. 배치 대수가 많을수록 직접 만드는 쪽이 유리해진다. 아래 그래프의 세로 선을 끌어 배치 규모를 바꿔 보자.

교차점은 대개 범용 칩 수만~수십만 개 분량에서 나온다. 이만큼을 한 회사가 혼자 쓰는 곳은 세계에 손꼽을 정도다. 그래서 맞춤형 칩은 큰 클라우드 회사의 선택지이고, 나머지 대부분의 고객은 범용 칩을 산다. 실제 판단에는 그래프에 없는 것들이 들어간다. 범용 칩의 소프트웨어 생태계를 포기하는 비용, 설계가 실패하거나 늦어질 위험, 그리고 공급사 하나에 묶이지 않는다는 협상력이다.

범용 칩 회사의 반격도 같은 그래프 위에 있다. 성능을 앞서 ASIC의 상대 성능을 낮추거나, 가격을 내려 교차점을 멀리 미는 것이다. 맞춤형 칩을 설계해 주는 쪽도 팹리스다. 브로드컴, 마벨, 대만의 알칩·GUC 같은 회사는 고객의 설계 사양을 받아 물리 설계와 파운드리·패키징 조달까지 대신한다.

팹리스 스타트업의 생존 계산

팹리스는 공장이 필요 없으니 창업 문턱이 낮다고들 한다. 반은 맞다. 칩 하나에 회사의 모든 돈을 거는 구조라는 점에서 문턱은 오히려 높다. 첫 칩이 시장에서 통하지 않으면 두 번째 칩을 만들 돈이 남아 있어야 하고, 그 두 번째 칩의 설계비는 첫 칩보다 작지 않다.

아래 칸 100개는 같은 조건으로 출발한 스타트업 100곳이다. 각 회사는 투자금으로 팀을 유지하며 칩을 개발하고, 출시 때마다 일정 확률로 시장에서 자리를 잡는다. 실패하면 남은 돈으로 다음 칩에 도전하고, 돈이 떨어지면 한 번 추가 투자를 받을 기회가 있다. 10년을 돌려 보자.

성공 확률이 같아도 설계비가 크면 도전 횟수가 줄고 생존이 급격히 떨어진다. 첨단 공정 AI 칩 스타트업이 수억 달러 단위의 투자를 받는 이유이고, 많은 팹리스가 성숙 공정의 틈새 시장(전원, 센서 인터페이스, 구동칩)에서 출발하는 이유다. 실제 생존에는 이 모델에 없는 것이 더 중요하다. 첫 고객을 누구로 잡는가, 파운드리 생산 능력을 받을 수 있는가, 그리고 큰 회사가 인수하는가. 성공한 팹리스 스타트업의 상당수는 독립 상장보다 인수로 끝난다.

타깃 AX-1: 본전과 가격과 다이 크기

이제 노바실리콘의 계산기를 두드려 보자. 아래 숫자는 이 책의 공통 엔진(IND.AX1, IND.dieCost)으로 직접 계산했다.