설계 도구와 IP

글에서 도형까지: 설계 흐름

칩 설계는 추상화 단계를 하나씩 내려가는 일이다. 맨 위는 "무엇을 하는 칩인가"를 적은 사양(Specification)이다. 설계자는 이것을 하드웨어 기술 언어로 옮겨 RTL(Register-Transfer Level) 코드를 쓴다. 합성 도구가 RTL을 파운드리가 제공하는 표준 셀(AND, 플립플롭 같은 작은 회로)의 연결 목록, 즉 넷리스트(Netlist)로 바꾼다. 배치·배선 도구가 그 셀들을 다이 위에 놓고 금속선으로 이어 최종 도형을 만든다. 이 도형 파일을 파운드리에 넘기는 순간을 테이프아웃(Tape-out)이라 부른다.

실제 일정은 이 순서대로 한 번 지나가지 않는다. 검증에서 버그가 나오면 RTL로 돌아가고, 타이밍이 맞지 않으면 배치·배선이나 합성으로 돌아간다. 단계들이 서로 겹쳐서 동시에 돈다. 아래 시뮬레이터는 대형 칩 하나의 일정을 시간 축 위에 펼친다. 단계를 누르면 그 단계에서 쓰는 도구와 공급사가 나온다.

대형 가속기는 사양에서 첫 실리콘까지 약 2년 반이 걸리고, 그 가운데 검증이 가장 길게 걸쳐 있다. 하드웨어 인력만 피크에 수백 명이다. 스마트폰 AP는 해마다 새 칩이 나와야 하므로 이전 설계를 최대한 재사용해 기간을 줄인다. 작은 MCU는 수십 명이 1년 남짓이면 끝난다. 이 차이가 곧 다음 절의 설계비 차이다.

설계비는 어디로 가는가

첨단 SoC 하나의 설계비는 노드가 내려갈수록 가파르게 오른다. IBS 계열 추정으로 28 nm 칩이 약 5천만 달러였다면 5 nm는 약 5억 4천만 달러, 3 nm는 약 6억 달러다. 그 돈이 어디로 가는지 쪼개 보자. 막대 위에 마우스를 올리면 항목별 금액이 나오고, 막대를 누르면 그 노드가 선택된다.

두 가지가 눈에 띈다. 첫째, 마스크 세트는 3 nm에서도 약 2,500만 달러로 전체의 몇 %에 불과하다. 돈은 대부분 사람에게 간다. 둘째, 가장 큰 덩어리는 소프트웨어(드라이버, 컴파일러, 펌웨어)이고, 하드웨어 안에서는 검증이 가장 크다. 칩을 그리는 일보다 그 칩이 맞는지 확인하는 일과 그 칩을 쓸 수 있게 만드는 일이 더 비싸다.

이 숫자들은 "처음부터 새로 만든 대형 SoC"의 추정이다. 이전 세대 블록과 사 온 IP를 많이 재사용하면 훨씬 적게 든다. 거꾸로 말하면, 재사용할 것이 없는 신생 팹리스가 선단 칩에 도전하는 비용이 그만큼 크다. 이 고정비를 판매량으로 회수하는 계산은 6장에서 한다.

검증: 실리콘에 버그를 들이지 않는 값

소프트웨어 버그는 업데이트로 고친다. 칩의 버그는 고칠 수 없다. 금속층 몇 장만 바꿔 고칠 수 있으면 다행이고, 그렇지 않으면 마스크를 다시 만들고 웨이퍼를 다시 굴려야 한다. 이것을 리스핀(Respin)이라 한다. 돈도 들지만 더 아픈 것은 시간이다. 몇 달 늦게 나온 칩은 경쟁 제품에 시장을 내준다.

그래서 검증에 사람과 장비를 쏟는다. 블록 단위 시뮬레이션, 칩 전체 시뮬레이션, 수학적으로 증명하는 포멀 검증, 회로를 거대한 하드웨어에 올려 실제 속도에 가깝게 돌리는 에뮬레이션까지 여러 겹의 그물을 친다. 그물을 촘촘히 할수록 버그는 덜 빠져나가지만 비용이 오른다. 어디가 적정선인가.

합계 곡선은 U자다. 검증을 아끼면 리스핀 기대 손실이 폭증하고, 지나치게 쏟으면 검증비가 선형으로 쌓인다. 바닥은 생각보다 오른쪽에 있다. 지연 한 달의 손실이 클수록, 즉 잘 팔릴 칩일수록 바닥은 더 오른쪽으로 간다. 시장을 다투는 대형 칩일수록 검증 엔지니어가 설계 엔지니어보다 많아지는 이유다.

현실은 이 모델보다 가혹하다. 지멘스 EDA와 윌슨 리서치 그룹이 2년마다 내는 검증 조사에서, 2024년 첫 실리콘에서 바로 양산에 들어간 프로젝트는 약 14%에 그쳤다. 이전 조사들의 약 25~30%보다 낮다. 칩이 커지고, 한 칩에 아날로그·고속 인터페이스·AI 블록이 섞이면서 그물을 빠져나가는 버그가 늘었다. 그래서 EDA 회사들의 매출에서 검증 도구와 에뮬레이터가 큰 몫을 차지한다.

EDA 3사: 작은 시장, 큰 지렛대

EDA 시장은 작다. 2024년 EDA 도구 매출은 약 120억 달러, 설계 IP는 약 85억 달러로 합쳐 약 200억 달러 안팎이다(ESD Alliance·IPnest 집계 반올림). 같은 해 세계 반도체 매출 약 6,300억 달러의 약 3%다. 하지만 이 3%가 멈추면 나머지 97%가 설계를 못 한다.

시장은 세 회사가 나눠 가진다. 미국의 시놉시스(Synopsys)와 케이던스(Cadence), 그리고 독일 지멘스가 2017년 인수한 옛 멘토 그래픽스, 지멘스 EDA(Siemens EDA)다(본사 기능은 미국 오리건에 있다). 2024년 매출은 시놉시스 약 61억 달러, 케이던스 약 46억 달러다. 시놉시스는 2025년 7월 시뮬레이션 소프트웨어 회사 앤시스(Ansys)의 인수를 마쳐 전력·열 해석까지 품었다.

왜 새 회사가 끼어들기 어려운가. 도구가 파운드리의 공정과 함께 인증되어야 하기 때문이다. 파운드리는 새 노드를 개발할 때 EDA 회사와 함께 설계 규칙과 모델을 맞추고, "이 도구로 사인오프하면 우리가 책임진다"는 인증을 낸다. 수억 달러짜리 테이프아웃을 인증 안 된 도구에 거는 팹리스는 없다. 그리고 한 단계의 도구는 앞뒤 단계 도구와 데이터를 주고받아야 한다. 수십 년 쌓인 호환성과 신뢰가 진입 장벽이다.

그렇다면 공급사 하나가 끊기면 어떻게 될까. 아래에서 회사 이름을 눌러 끊어 본다. 각 단계에서 남은 도구 가운데 가장 나은 것이 선단 공정에 쓸 만한지를 표시한다.

두 미국 회사가 함께 빠지면 선단 칩의 핵심 단계인 합성, 배치·배선, 타이밍 사인오프에 쓸 만한 대안이 사실상 없다. 그래서 EDA는 수출 통제의 수단이 됐다. 미국은 2022년 8월 GAA 트랜지스터 설계용 EDA 소프트웨어를 수출 통제 품목에 올렸고, 2025년 5월에는 중국으로 가는 EDA 전반에 허가를 요구했다가 약 6주 뒤 거둬들였다. 중국은 엠피리언(Empyrean) 같은 자국 EDA를 키우고 있지만, 2024년 무렵 매출 규모는 3사의 수십분의 1이고 강점은 아날로그·평판 디스플레이 설계 등 일부 단계에 몰려 있다. 공급망의 지정학은 14장에서 다시 다룬다.

IP: 사서 끼우는 회로 블록

스마트폰 AP 하나에는 CPU 코어, GPU, 신경망 가속기(NPU), 모뎀, 메모리 컨트롤러, USB·PCIe 같은 인터페이스, 보안 블록, 수백 개의 메모리 덩어리가 들어 있다. 이 모든 것을 한 회사가 처음부터 설계하는 일은 드물다. 차별화가 되는 블록만 직접 만들고, 나머지는 검증된 설계를 사서 붙인다. 이 블록이 설계 IP, 파는 회사가 IP 공급사다.

IP는 크게 셋이다. CPU·GPU·DSP 같은 프로세서 IP, 칩과 칩·메모리를 잇는 인터페이스 IP(PCIe, DDR·HBM, 이더넷 SerDes, 다이 간 연결 UCIe), 그리고 표준 셀·메모리 컴파일러 같은 물리(기반) IP다. 아래 지도에서 네모의 넓이는 2024년 매출 몫이다.

프로세서 IP는 Arm이 압도적이고, 인터페이스·기반 IP는 EDA 회사인 시놉시스와 케이던스가 크다. EDA 회사가 IP를 파는 데는 이유가 있다. 고속 인터페이스는 아날로그 회로가 섞여 있어 노드마다 새로 설계하고 실리콘으로 검증해야 한다. 파운드리와 이미 붙어서 일하는 EDA 회사가 가장 빨리 할 수 있다. 팹리스 입장에서는 "도구와 IP와 지원을 한 곳에서" 사는 셈이다.

라이선스와 로열티, 그리고 RISC-V

Arm의 사업 모델은 두 줄로 요약된다. 설계를 쓰려면 먼저 라이선스료(License fee)를 낸다. 그 설계가 들어간 칩을 팔 때마다 칩 가격의 일정 비율을 로열티(Royalty)로 낸다. Arm의 2025 회계연도(2025년 3월 마감) 매출 약 40억 달러 가운데 로열티가 약 절반을 넘는다. 해마다 수백억 개의 Arm 기반 칩이 출하되므로 칩 한 개당 평균 로열티는 10센트 안팎이지만, 최신 코어일수록 요율이 높다.

선택지는 세 가지다. Arm 같은 상용 코어를 사거나, 명령어 체계가 공개된 RISC-V를 쓰는 상용 코어를 사거나, RISC-V로 코어를 직접 설계하는 것이다. RISC-V는 2010년 UC 버클리에서 시작한 개방형 명령어 체계로, 명령어 체계 자체에는 로열티가 없다. 대신 코어를 직접 만들면 설계·검증·소프트웨어 생태계를 스스로 감당한다. 어느 쪽이 싼가는 몇 개를 파느냐에 달려 있다.

교차점은 고정비 차이를 칩 한 개의 로열티로 나눈 값이다.

그래서 해마다 수억 개를 파는 회사들이 자체 코어를 만든다. 다만 대부분은 RISC-V가 아니라 Arm의 아키텍처 라이선스를 산다. 명령어 체계는 Arm 것을 쓰고 코어는 직접 설계하는 방식으로, 애플과 퀄컴이 대표적이다. Arm 소프트웨어 생태계를 그대로 쓰면서 로열티를 줄이고 성능을 차별화한다. RISC-V는 생태계가 아직 얇은 대신 자유도가 크다. 그래서 운영체제를 돌리는 주 CPU보다 칩 안의 관리용·제어용 코어에서 먼저 퍼졌다. 엔비디아는 GPU 안의 관리용 마이크로컨트롤러를 RISC-V 기반으로 바꿨다고 밝혔다.

직접 만들 것과 살 것: AX-1을 조립한다

이제 이 책의 타깃, 노바실리콘의 AI 가속기 AX-1로 돌아가자. 806 mm²짜리 다이 위에 어떤 블록이 들어가고, 그중 무엇을 직접 설계하고 무엇을 사 올 것인가. 원칙은 단순하다. 성능의 차별화가 나오는 블록은 직접 만들고, 표준을 따르는 블록은 산다. 하지만 사는 것도 공짜가 아니고, 만드는 것은 시간이 걸린다. 블록을 눌러 바꿔 가며 그 대가를 확인한다.

계획안은 텐서 코어 배열과 온칩 네트워크, HBM 컨트롤러를 직접 만들고 나머지를 산다. 직접 만드는 세 블록이 AX-1 성능의 대부분을 정한다. 연산 배열의 구조, 데이터를 어떻게 옮기느냐, HBM에서 얼마나 효율적으로 읽어 오느냐다. 반대로 HBM PHY와 224G SerDes는 표준을 따르는 아날로그 회로라 잘 만들어도 차별화가 거의 없고, 3 nm에서 처음부터 만들면 가장 위험하고 가장 오래 걸린다. 사는 것이 합리적이다.

"전부 직접"이 비싸고 느린 것은 예상대로다. 눈여겨볼 것은 "전부 구매"의 함정이다. 누구나 같은 IP를 같은 값에 살 수 있으므로, 그렇게 만든 칩은 남과 다를 것이 없다. 팹리스의 가치는 결국 직접 만든 블록에서 나온다.