Chapter 17

변동성과 3D 소자

지금까지 TN-45는 하나의 소자였다. 도핑은 매끈한 함수였고 게이트 가장자리는 자로 그은 직선이었다. 그러나 45 nm 게이트 아래 공핍 영역에는 붕소 원자가 겨우 수십 개 들어 있다. 같은 레시피로 만든 이웃한 두 트랜지스터는 원자 몇 개, 가장자리 굴곡 몇 nm만큼 서로 다르고, 그 차이가 수십 mV의 문턱 전압 산포가 된다. 이 장은 한 소자를 푸는 TCAD에서 소자의 분포를 푸는 TCAD로 넘어간다. 그리고 이 산포를 줄이려고 업계가 평면을 버리고 세운 FinFET과 GAA 나노시트를 3D로 들여다본다.

무작위 도펀트, 선 가장자리 거칠기, 금속 게이트 일함수 변동, 산화막 두께 변동이 문턱 전압을 흔드는 경로를 구분한다.
도펀트 개수의 푸아송 요동에서 펠그롬 관계 $\sigma_{V_t} = A_{V_t}/\sqrt{WL}$를 유도하고 TN-45의 $A_{V_t}$를 계산한다.
무작위 도펀트 표본을 여러 개 만들어 2D 소자로 풀고, 2D 단면이 왜 무작위 도펀트를 제대로 담지 못하는지 설명한다.
선 가장자리 거칠기가 게이트 길이 분포를 거쳐 문턱 전압 롤오프로 증폭되는 과정을 계산한다.
SRAM 매칭에서 왜 6σ 꼬리가 중요한지, 배열 크기로 필요한 여유를 정한다.
평면·이중 게이트·삼중 게이트·전면 게이트의 척도 길이를 3D 정전기 풀이로 비교하고, 3D TCAD의 계산 비용을 어림한다.

변동성의 근원

TCAD 흐름(공정 모사 → 구조·격자 → 물리 모델 → 수치 해 → 소자 특성 → 보정·활용)에서 이 장은 맨 끝의 활용이다. 16장에서 TN-45 모델을 "평균적인" 소자에 맞췄다면, 이 장은 그 평균 둘레의 퍼짐을 다룬다. 퍼짐에는 두 종류가 있다. 웨이퍼 중앙과 가장자리, 로트와 로트 사이처럼 천천히 변하는 체계적 변동(Systematic variation)은 공정 조건을 바꾼 TCAD 실행 몇 번으로 다룰 수 있다. 바로 옆에 붙은 두 트랜지스터 사이에서도 생기는 무작위 변동(Random, local variation)은 원자와 결정립의 이산성에서 오므로 공정을 아무리 잘 다스려도 없앨 수 없다. 이 장의 주제는 후자다.

그림 17-1. 무작위 변동의 근원. 채널 공핍 영역의 이산 도펀트(RDF), 게이트 가장자리의 거칠기(LER), 금속 게이트 결정립마다 다른 일함수(WFV), 산화막 두께의 원자층 단위 요동. 오른쪽 아래는 게이트 단면.

무작위 도펀트 변동(Random dopant fluctuation, RDF) 공핍 영역의 도펀트 개수가 푸아송 분포를 따른다. 도핑한 평면 소자에서 가장 크다.

선 가장자리 거칠기(Line-edge roughness, LER) 레지스트 고분자와 광자·산의 산탄 잡음이 식각으로 게이트에 옮겨진다. 국소 게이트 길이가 흔들린다.

일함수 변동(Work-function variation, WFV) TiN 같은 금속 게이트는 결정립마다 결정 방향이 달라 일함수가 0.1~0.2 eV씩 다르다.

산화막 두께 요동(Oxide thickness fluctuation) 1 nm 산화막에서 원자층 하나(약 0.3 nm)는 큰 비율이다. 계면 거칠기가 Cox와 이동도를 흔든다.

여기에 계면 트랩의 개수, 다결정 실리콘 게이트의 결정립 경계, 응력 분포의 요동도 더해진다. 이 장은 크기가 크고 TCAD로 계산하는 방법이 서로 다른 앞의 세 가지를 차례로 계산한다.

셀 수 있는 도펀트

TN-45 채널의 유효 억셉터 농도는 약 $10^{19}\ \mathrm{cm^{-3}}$이고, 문턱에서 공핍 영역의 깊이는 약 12 nm다(12장의 압축 모델이 구한 값). 게이트 아래 $45 \times 45 \times 12\ \mathrm{nm^3}$ 상자에 들어 있는 붕소 원자의 평균 개수는 $10^{19} \times 2.4\times10^{-17} \approx 240$개다. 원자는 정수 개만 있을 수 있고, 각 원자가 서로 독립적으로 자리를 잡는다면 개수는 푸아송 분포를 따른다.

$$P(N) = \frac{\bar N^N e^{-\bar N}}{N!}, \qquad \bar N = N_a\,W L W_{dep}, \qquad \sigma_N = \sqrt{\bar N}$$

$N_a$: 평균 억셉터 농도, $W$: 채널 폭, $L$: 채널 길이, $W_{dep}$: 공핍 깊이, $\sigma_N$: 개수의 표준편차

평균이 240개면 표준편차는 약 15.5개, 상대 요동은 6.5%다. 문턱 전압은 공핍 전하 $qN/(WL)$를 게이트 용량이 받아 내야 하는 만큼 정해지므로 개수가 15개 늘면 문턱이 오른다. 다만 표면 가까운 원자일수록 효과가 크다. 깊이 $y$의 전하는 게이트에서 $1 - y/W_{dep}$만큼의 비중으로 보인다(공핍 전하가 만드는 전위를 표면에서 적분하면 나오는 가중치다).

아래에서 게이트 크기와 도핑을 바꿔 가며 원자를 뽑아 본다. 점의 진하기는 깊이 가중치다.

SIMULATOR

게이트 아래 상자의 원자 세기

게이트 크기 W = L 채널 도핑 Na

공핍 깊이 Wdep—

평균 개수 N̄—

이번 표본 N—

이 표본의 ΔVt—

뽑은 표본의 σVt—

해볼 것: ① 기본값(45 nm, 10¹⁹)에서 몇 번 다시 뽑아 개수가 200~280 사이를 오가는 것을 본다. ② "500번 뽑기"로 히스토그램이 푸아송(가우시안) 곡선에 붙는 것을 확인한다. ③ 게이트를 10 nm로 줄인다. 평균 개수가 한 자리로 떨어지고 분포가 비대칭 계단이 된다. 이때 σVt는 100 mV를 넘는다. (원자는 상자 안에 균일하게 독립적으로 놓인다고 본다. ΔVt = q·Σ(1 − y/Wdep)의 요동 / (Cinv·W·L), Cinv는 EOT 1.2 nm + 반전층 0.09 nm.)

상자가 작아지면 평균 개수 $\bar N$이 $WL$에 비례해 줄고 상대 요동 $1/\sqrt{\bar N}$은 커진다. 그런데 문턱 전압은 상대 요동이 아니라 단위 면적당 전하의 요동 $q\sigma_N/(WL)$에 반응하므로, 게이트가 작아지면 두 효과가 겹쳐 $\sigma_{V_t} \propto \sqrt{\bar N}/(WL) \propto 1/\sqrt{WL}$이 된다.

펠그롬 관계

앞의 계산을 식으로 쓰면 무작위 도펀트에 의한 문턱 전압 표준편차가 나온다. 깊이 가중치 $1 - y/W_{dep}$의 제곱 평균은 1/3이므로

$$\sigma_{V_t} = \frac{q\,t_{inv}}{\varepsilon_{ox}}\sqrt{\frac{N_a W_{dep}}{3\,W L}} = \frac{A_{V_t}}{\sqrt{WL}}$$

$t_{inv}$: 반전 시 전기적 산화막 두께(EOT + 반전층 보정), $\varepsilon_{ox}$: 산화막 유전율, $A_{V_t}$: 펠그롬 계수(mV·µm). 엔진의 TC.pelgrom이 이 식이다.

이 $1/\sqrt{WL}$ 비례를 아날로그 회로의 정합 측정에서 처음 정리한 사람의 이름을 따 펠그롬 관계(Pelgrom's law, 1989)라 부른다. $A_{V_t}$는 공정마다 하나의 숫자로 요약되는 성능 지표다. 산화막이 얇을수록, 채널 도핑이 낮을수록 작다. 대표값은 0.13 µm 세대 약 4~5 mV·µm에서 45 nm 세대 약 1.5~2.5 mV·µm로 줄었다(공개 문헌 기준). TN-45를 엔진에 넣으면 $A_{V_t}$ ≈ 1.2 mV·µm다. 실제 소자는 도펀트 외의 요인이 더해져 이보다 크다.

아래 그림의 점은 공식이 아니라 앞 절과 같은 원자 뽑기 몬테카를로로 얻은 σ다. 직선이 펠그롬 식이다. 가로축 위를 끌어 소자 크기를 고른다.

SIMULATOR

펠그롬 그림: σVt 대 1/√(WL)

그래프를 좌우로 끈다

EOT 채널 도핑 Na

A_Vt (식)—

A_Vt (몬테카를로 기울기)—

고른 소자 W = L—

σVt—

W = 1 µm, L = 45 nm—

해볼 것: ① 기본값에서 몬테카를로 점이 직선 위에 놓이는지 본다(크기마다 400개 표본, 오차는 약 ±4%). ② EOT를 1.2 → 2.4 nm로 두 배로 한다. 기울기 A_Vt도 정확히 두 배다. ③ Na를 10¹⁷로 낮춘다. Wdep이 커지지만 Na·Wdep ∝ √Na이므로 A_Vt는 √100 = 10배가 아니라 약 3배 줄어든다. (공핍 근사, Wdep = √(2εs·2φF/qNa). 모든 원자가 이온화돼 있고 위치가 독립이라고 본다.)

W = L = 45 nm인 최소 크기 TN-45의 σVt는 약 26 mV다. 같은 길이에 폭을 1 µm로 넓히면 약 5.6 mV로 준다. 아날로그 회로가 차동 쌍을 크게 그리는 이유, SRAM처럼 최소 크기를 쓰는 회로가 변동에 가장 약한 이유가 이 그림 하나에 들어 있다.

도핑 감소의 효과가 √인 이유도핑을 낮추면 공핍이 깊어져 원자 수 $N_aW_{dep}$는 $\sqrt{N_a}$로만 준다. 그래서 σVt는 $N_a^{1/4}$에 비례한다. 도핑을 100배 낮춰야 σVt가 약 3배 준다. 정말로 RDF를 없애려면 채널에서 도펀트를 아예 빼야 하는데, 평면 벌크 소자는 도핑으로 단채널 효과를 막고 있어서 그럴 수 없다. 이 막다른 길이 뒤의 FinFET·GAA로 이어진다.

통계적 TCAD: 무작위 표본을 풀다

펠그롬 식은 원자 하나의 효과가 작고 서로 더해진다는 선형 가정 위에 있다. 실제로는 표면 바로 아래 원자 하나가 국소적으로 전위를 들어 올려 그 자리에 전류가 흐르지 못하게 하고, 전류는 원자가 드문 틈으로 몰린다. 문턱 아래 전류는 전위에 지수적으로 반응하므로 이 전류 경로 효과(Percolation)가 크다. 그래서 TCAD는 다음 순서로 변동을 직접 계산한다.

공정 모사나 해석식으로 매끈한 연속 도핑 $N(\mathbf r)$를 만든다.
격자의 제어 체적마다 기대 개수 $N(\mathbf r)\,\Delta V$를 평균으로 푸아송 난수를 뽑아 도핑을 바꾼다(원자적 도핑(Atomistic doping)). 원자 하나하나의 좌표를 뽑아 가까운 노드에 나누는 방식도 쓴다.
표본마다 같은 바이어스 스윕을 풀어 Vt, Ion, Ioff를 추출한다.
수십~수천 개 표본의 분포에서 평균, σ, 상관, 꼬리를 읽는다.

엔진의 TC.rdfSample(dev, seed, {W})가 2단계를 한다. 아래 시뮬레이터는 TN-45를 coarse 격자(29 × 26 노드)로 만들고, 표본마다 Vd = 0.05 V에서 Vg를 0.05 V 간격으로 올리며 Id가 2.22 µA/µm(정전류 기준)를 넘을 때까지 풀어 Vt,lin을 얻는다. 한 프레임에 바이어스 점 하나씩 푼다.

SIMULATOR

무작위 도펀트 표본 풀기 (2D 드리프트-확산)

도펀트를 번지게 하는 폭 W

진행—

기준 소자 Vt,lin—

표본 수 / 평균 Vt—

σVt (표본)—

σVt (펠그롬 식)—

해볼 것: ① "표본 8개 풀기"를 두세 번 눌러 표본을 20개 넘게 모은다. 맵에서 채널 표면 근처 제어 체적마다 도핑이 들쭉날쭉해진 것을 본다. ② σ가 펠그롬 식과 같은 차수인지, 평균이 기준 소자보다 어느 쪽으로 밀렸는지 읽는다. ③ W를 180 nm로 바꿔 다시 모은다. 같은 원자가 네 배 넓게 번지므로 σ는 약 절반이 되어야 한다. (coarse 격자, 전자만, 볼츠만, 양자 보정 없음. 채널 ±37 nm, 깊이 40 nm 안의 노드만 뽑는다. 표본 20개의 σ 자체가 ±16% 정도 흔들린다.)

표본 20여 개면 σ는 펠그롬 식과 같은 수십 mV 차수가 나온다(normal 격자로 6개 표본을 푼 엔진 검증값은 σ ≈ 21 mV, 식은 26 mV). 평균은 기준 소자보다 약간 높은 쪽으로 밀리는 경향이 있다. 도핑의 산술 평균은 같아도 문턱은 도핑에 대해 오목하지 않고, 격자 노드 단위로 뽑은 요동이 국소적으로 장벽을 높이는 쪽으로 더 크게 작용하기 때문이다. 이것이 선형 공식이 놓치는 부분이다.

2D 단면의 한계엔진의 2D 소자는 폭 방향(z)으로 모든 것이 같다고 가정한다. 그래서 rdfSample이 뽑은 원자 하나는 점이 아니라 폭 W 전체에 고르게 번진 "전하 막대"가 된다. 실제로는 원자 하나 둘레의 몇 nm에만 전위 봉우리가 생기고, 전류는 그 옆의 틈으로 돌아간다. 2D는 이 옆길을 막아 버리므로 전류 경로 효과와 꼬리 분포를 제대로 담지 못한다. W를 바꾸면 σ가 바뀌는 것도 실제 폭이 아니라 "얼마나 번지게 했나"를 바꾼 결과다. 원자 하나가 국소 전위를 만드는 무작위 도펀트 변동은 본질적으로 3D 문제이고, 연구용 통계 시뮬레이터는 소자 수백~수천 개를 3D로 푼다. 원자를 점전하로 넣으면 쿨롱 특이점이 격자 간격에 따라 달라지는 문제도 생겨서, 긴 거리 부분만 남기는 전하 분할이나 밀도 기울기 보정을 쓴다.

표본을 많이 풀지 않는 방법도 있다. 임피던스 필드 방법(Impedance field method)은 평균 소자 하나의 해에서 "이 위치의 도핑이 조금 변하면 단자 전류가 얼마나 변하는가"라는 그린 함수를 구해, 국소 요동의 분산을 선형적으로 더한다. 상용 TCAD는 이것을 잡음 해석과 같은 틀로 제공한다. 빠르지만 선형이라 전류 경로 효과와 비가우시안 꼬리는 놓친다. 몬테카를로 표본과 선형 응답은 정확도와 비용의 거래다.

선 가장자리 거칠기

게이트는 노광과 식각으로 만든다. 레지스트 고분자 사슬의 크기, 산 확산, 광자 개수의 산탄 잡음 때문에 게이트 가장자리는 직선이 아니라 nm 단위로 흔들리는 곡선이다. 가장자리의 위치 요동을 LER(σ), 두 가장자리 사이 폭의 요동을 LWR이라 한다. 두 가장자리가 서로 독립이면 $\sigma_{LWR} = \sqrt2\,\sigma_{LER}$이다. 요동에는 상관 길이 $\Lambda$가 있다. 가장자리를 따라 $\Lambda$보다 가까운 두 점은 비슷하게, 먼 두 점은 따로 흔들린다.

TCAD에서 LER을 다루는 가장 간단한 방법은 폭 방향으로 소자를 얇은 조각으로 자르고, 조각마다 국소 게이트 길이 $L(z)$를 가진 2D 소자가 병렬로 붙어 있다고 보는 것이다. 전류는 조각 전류의 합이다. 조각 하나하나를 2D로 풀면 무겁기 때문에 여기서는 16장에서 2D TN-45에 맞춘 압축 모델 TC.mosCompact로 게이트 길이 28~80 nm의 Id-Vg 표를 미리 만들어 쓴다.

$$I_d(V_g) = \frac1W\int_0^W I_d^{\,2D}\!\big(L(z), V_g\big)\,dz, \qquad \sigma_{\bar L}^2 \approx \sigma_{LWR}^2\,\frac{2\Lambda}{W}\Big[1 - \frac{\Lambda}{W}\big(1-e^{-W/\Lambda}\big)\Big]$$

$L(z)$: 폭 위치 z에서의 국소 게이트 길이, $\bar L$: 폭 방향 평균 게이트 길이, $\Lambda$: 상관 길이(지수형 자기 상관). W ≫ Λ이면 평균 길이의 요동은 $\sqrt{2\Lambda/W}$로 줄어든다.

SIMULATOR

거친 가장자리 → 게이트 길이 분포 → 문턱 롤오프

σLER 상관 길이 Λ

소자 폭 W

σLWR—

이 소자 평균 L / Vt,sat—

σVt,sat (소자 160개)—

σVt,lin—

평균 Vt,sat 이동—

해볼 것: ① 기본값(σLER 1.5 nm, Λ 20 nm, W 45 nm)의 σVt,sat를 읽는다. 펠그롬 RDF와 같은 차수다. ② W를 1 µm로 넓힌다. 국소 길이 분포는 그대로인데 σVt가 크게 준다. 조각들의 평균을 내기 때문이다. ③ W 45 nm에서 Λ를 2 nm로 줄인다. 거칠기가 더 잘게 평균되어 σVt가 줄지만, 평균 Vt는 롤오프 곡선이 볼록한 만큼 더 낮아진다. (조각마다 독립인 2D 소자를 병렬로 둔 모델. 조각 사이의 전류 퍼짐과 가장자리 근처의 3D 전기장은 무시한다. Vt는 정전류 2.22 µA/µm.)

LER은 두 번 증폭된다. 먼저 롤오프 기울기가 크면 같은 길이 요동이 큰 Vt 요동이 된다. TN-45의 Vt,sat 기울기는 Lg 45 nm에서 약 12 mV/nm로, 선형 영역(약 5 mV/nm)보다 두 배 이상 크다. DIBL이 짧은 조각에서 더 크기 때문이다. 다음으로 롤오프가 볼록하므로 짧은 조각이 긴 조각보다 전류를 훨씬 많이 흘려 평균 Vt가 아래로 밀린다. LER을 무시하고 평균 길이로만 소자를 풀면 Ioff를 과소평가한다. 노광 쪽의 숫자로 보면 45 nm 세대의 LER 3σ는 약 4~5 nm였고, 이것이 Vt에 수십 mV 수준으로 나타난다.

금속 게이트의 일함수 변동

다결정 실리콘 게이트를 고유전율 산화막과 금속 게이트로 바꾸면 게이트 공핍(11장)이 사라지지만 새로운 변동이 생긴다. TiN 같은 금속 게이트는 수 nm~수십 nm 크기의 결정립으로 이루어지고, 결정립의 방향에 따라 일함수가 다르다. 자주 인용되는 예는 TiN의 (200) 방향 약 4.6 eV(비율 약 60%)와 (111) 방향 약 4.4 eV(약 40%)다. 게이트 아래 결정립 개수가 $n \approx WL/g^2$개라면, 면적 평균 일함수는 이항 분포를 따른다.

$$\sigma_{\phi_m} \approx \Delta\phi\,\sqrt{p(1-p)}\;\frac{g}{\sqrt{WL}}, \qquad \sigma_{V_t,\,WFV} \approx \sigma_{\phi_m}$$

$\Delta\phi$: 두 방향의 일함수 차이(약 0.2 eV), $p$: 한 방향의 비율, $g$: 결정립 크기. 일함수가 바뀌면 평탄 대역 전압이 그대로 바뀌므로 Vt에 1 대 1로 옮겨 간다고 근사한다.

이것도 $1/\sqrt{WL}$이다. 다만 원자보다 결정립이 훨씬 크므로 개수가 적고, 결정립이 게이트만 해지면 산포가 이항 분포의 계단이 된다.

SIMULATOR

결정립 지도와 면적 평균 일함수

결정립 크기 g 게이트 크기 W = L

게이트 안 결정립 수—

이 게이트의 평균 φm—

σφm (게이트 300개)—

σφm (식)—

해볼 것: ① 기본값(g 10 nm, 45 nm 게이트)에서 σφm이 약 20 mV인 것을 본다. 같은 크기의 RDF와 같은 차수다. ② 결정립을 30 nm로 키운다. 게이트 안 결정립이 두세 개뿐이라 분포가 띄엄띄엄한 막대가 되고 σ가 50 mV를 넘는다. ③ 결정립을 3 nm로 줄인다. 비정질에 가까운 금속 게이트가 WFV를 줄이는 이유다. (결정립은 지터 격자의 보로노이 셀, (200) 4.6 eV 60% · (111) 4.4 eV 40%. 일함수가 섞여도 평균만 Vt에 들어간다고 본다. 실제로는 결정립 경계 근처의 국소 전위가 전류 경로를 만든다.)

SRAM 매칭과 꼬리

무작위 변동이 가장 아픈 곳은 SRAM이다. 6T 셀은 최소 크기 트랜지스터 여섯 개로 이루어지고, 서로 마주 보는 두 인버터가 균형을 이뤄야 읽기·쓰기가 된다. 중요한 것은 한 소자의 Vt가 아니라 짝을 이룬 두 소자의 차이 $\Delta V_t$다. 두 소자가 독립이면 $\sigma_{\Delta V_t} = \sqrt2\,\sigma_{V_t}$다.

그리고 SRAM은 셀이 수백만~수십억 개다. 배열 전체가 동작하려면 가장 나쁜 셀까지 동작해야 하므로 분포의 평균이 아니라 꼬리가 수율을 정한다.

배열 크기	셀 수	수율 90%에 필요한 여유 (σ의 배수)
1 kb	1.0e3	약 3.9σ
1 Mb	1.0e6	약 5.3σ
64 Mb	6.7e7	약 6.1σ
1 Gb	1.1e9	약 6.6σ

±kσ 바깥으로 나가는 셀의 비율 $2Q(k)$가 셀 수 분의 0.1보다 작아야 배열 수율 90%가 된다($Q$는 표준 정규 분포의 위쪽 꼬리 확률). 6σ 꼬리는 $10^{-9}$ 수준이므로 몬테카를로 표본 수천 개로는 직접 볼 수 없다. 그래서 통계적 TCAD는 표본에서 σ를 정확히 얻고 가우시안 꼬리를 외삽하거나, 꼬리 쪽을 집중적으로 뽑는 중요도 표집을 쓴다. 앞에서 본 비가우시안 꼬리(전류 경로, 이항 결정립)가 위험한 이유가 이것이다. 가우시안이라고 외삽한 6σ가 실제로는 5σ일 수 있다.

3D 구조: FinFET과 GAA 나노시트

평면 벌크 MOSFET은 채널을 짧게 하면서 단채널 효과를 막으려고 채널 도핑을 계속 올려야 했다. TN-45의 채널은 이미 $10^{19}\ \mathrm{cm^{-3}}$ 가깝고, 그 대가가 앞에서 본 수십 mV의 RDF와 나쁜 문턱 아래 기울기(공핍 용량이 커서 SS 약 80 mV/dec)다. 해법은 게이트로 채널을 여러 면에서 감싸는 것이다. 얇은 실리콘 몸체를 게이트가 둘러싸면 드레인 전기력선이 채널로 들어갈 틈이 줄어 도핑 없이도 단채널 효과를 막는다. 22 nm 세대부터 FinFET(Tri-gate)이, 3 nm 세대 전후부터 GAA 나노시트(Gate-all-around nanosheet)가 양산에 들어갔다.

평면 · FinFET · 나노시트 구조 돌려 보기

끌어서 회전 · 휠/핀치 확대

구조

게이트 불투명도 이름표

게이트가 감싼 면—

몸체 두께—

유효 폭 Weff—

채널 도핑—

해볼 것: ① 게이트 불투명도를 0으로 내려 각 구조에서 게이트가 실리콘의 몇 면에 닿는지 본다. ② FinFET에서 유효 폭이 핀 높이의 두 배 + 핀 폭인 이유를 확인한다. 폭을 키우려면 핀을 더 세우거나 더 늘어놓아야 한다. ③ 나노시트에서 시트 사이 틈까지 게이트가 채운 것을 본다. (축척: 게이트 길이 45 nm 기준의 개략 형상. 실제 FinFET·나노시트의 치수는 세대마다 다르다.)

게이트가 몸체를 얼마나 잘 붙잡는지는 척도 길이(Scale length, natural length) λ 하나로 요약된다. 채널 방향으로 소스·드레인의 전위가 스며드는 거리이고, 단채널 효과는 대략 $e^{-L/2\lambda}$로 줄어든다. 게이트가 감싼 면의 수를 $N$이라 하면(Colinge의 "등가 게이트 수")

$$\lambda_N \approx \sqrt{\frac{\varepsilon_{si}}{N\,\varepsilon_{ox}}\,t_{si}\,t_{ox}}, \qquad N = 1\ (\text{평면, } t_{si}\to W_{dep}),\ 2\ (\text{이중}),\ 3\ (\text{삼중}),\ \approx 4\ (\text{전면})$$

$t_{si}$: 몸체 두께(평면 벌크는 공핍 깊이), $t_{ox}$: 산화막 두께. 대략 $L > 5\sim6\lambda$이면 단채널 효과가 작다.

식보다 직접 풀어 보는 편이 낫다. 아래 시뮬레이터는 채널 몸체를 3D 격자로 나눠 문턱 아래 정전기(이동 전하를 무시한 포아송 방정식)를 켤레 기울기법으로 푼다. 소스·드레인은 고정 전위, 게이트 면은 산화막을 거친 로빈 경계, 나머지 면은 노이만 경계다. 평면은 공핍 깊이 아래를 접지로 보고 공핍 전하를 넣는다. 선형 문제이므로 게이트·소스·드레인 각각의 단위 응답을 한 번씩 풀어 겹친다. 그러면 전류가 새는 경로(장벽이 가장 낮은 단면 위치)에서 $\partial\psi_b/\partial V_g$로 SS를, $\partial\psi_b/\partial V_d$로 DIBL을 바로 얻는다.

SIMULATOR

몸체 3D 정전기: 척도 길이, SS, DIBL

구조

몸체 두께 t (평면은 Wdep) 채널 길이 L

SS—

DIBL—

λ (식) / L/λ—

격자 / CG 반복—

해볼 것: ① 기본값(삼중, t 8 nm, L 22 nm)에서 가운데 단면 그림을 본다. 게이트 결합이 가장 약한 곳은 핀 아래쪽 가운데다. 전류는 그쪽으로 샌다. ② 같은 조건에서 구조를 바꿔 가며 오른쪽 막대를 비교한다. 핀이 높으면 삼중 게이트는 이중 게이트와 거의 같다. ③ L을 10 nm로 줄이고 t를 키운다. SS가 수백 mV/dec로 치솟는다(펀치스루). t를 L/3 정도로 줄이면 다시 붙잡힌다. (EOT 1 nm, 핀 높이 30 nm, 나노시트 폭 25 nm, 문턱 아래·도핑 없는 몸체(평면은 공핍 전하 포함)의 선형 정전기. 소스·드레인 접합은 계단형, Vd = 1 V. SS = 59.6/(∂ψb/∂Vg) mV/dec.)

막대를 보면 순서가 분명하다. 같은 몸체 두께에서 감싸는 면이 늘수록 SS와 DIBL이 준다. 그리고 FinFET·GAA는 도핑 없이 이 일을 한다. 채널에 도펀트가 없으면(실제로는 약 $10^{15\sim16}\ \mathrm{cm^{-3}}$의 잔류 도핑) 공핍 전하의 요동도 없으므로 RDF가 거의 사라진다. 문턱 전압은 채널 도핑 대신 금속 게이트의 일함수로 맞춘다. 그 대신 앞 절의 WFV, 핀 폭과 시트 두께의 요동(몸체 두께가 λ를 정하므로), 그리고 소스·드레인에서 채널로 스며든 도펀트가 주된 변동 원인이 된다.

평면도 얇게 만들 수 있다평면을 버리지 않는 길도 있다. 매몰 산화막 위의 얇은 실리콘(완전 공핍 SOI, FD-SOI)은 몸체 두께가 수 nm라 λ가 작고 채널을 도핑하지 않아도 된다. 뒷면 게이트로 문턱을 조절할 수도 있다. 위 시뮬레이터의 "평면"에서 t를 줄이는 것이 이와 비슷한 효과다.

3D TCAD의 비용과 도구

FinFET과 나노시트는 단면 하나로 대표되지 않는다. 핀의 둥근 모서리, 시트 사이의 내부 스페이서, 에피 소스·드레인의 다이아몬드 모양이 모두 전류에 영향을 주므로 3D로 풀어야 한다. 문제는 비용이다. 같은 간격 h로 격자를 만들면 노드 수가 2D에서 $h^{-2}$, 3D에서 $h^{-3}$으로 는다. 뉴턴 반복마다 푸는 연립 방정식은 노드당 미지수 3개(ψ, n, p)의 희소 행렬인데, 직접 풀이(LU)의 채움과 연산량은 차원에 따라 크게 다르다. 중첩 분할 순서를 쓰면 2D는 메모리 $O(N\log N)$·연산 $O(N^{1.5})$, 3D는 메모리 $O(N^{4/3})$·연산 $O(N^2)$이다(5장). 그래서 3D 소자 시뮬레이션은 반복 풀이기(전처리한 크릴로프 방법)와 비균일 격자에 크게 의존한다.

아래는 두 가지를 함께 보여 준다. 선은 직접 풀이의 어림 비용이고, "실측"을 누르면 이 브라우저에서 라플라스 방정식(미지수 1개)을 2D·3D 격자에서 켤레 기울기법으로 푼 시간을 잰다.

SIMULATOR

격자 간격과 계산 비용: 2D 대 3D

격자 간격 h

2D 단면 노드 (150 × 150 nm)—

3D 노드 (× 폭 100 nm)—

직접 풀이 메모리 2D / 3D—

뉴턴 1회 연산 2D / 3D—

해볼 것: ① h = 2 nm에서 2D와 3D의 노드 수와 메모리를 비교한다. ② h를 1 nm로 줄인다. 2D는 4배, 3D는 8배 노드가 늘고, 3D 직접 풀이 연산은 약 64배가 된다. ③ "실측"을 눌러 측정 점의 기울기를 본다. 반복 풀이(CG)는 직접 풀이보다 완만하게 늘지만 3D가 같은 노드 수에서도 2D보다 오래 걸리지는 않는다는 점, 비용 차이는 노드 수에서 온다는 점을 확인한다. (직접 풀이 비용은 중첩 분할의 상수까지 넣은 어림값으로, 미지수 3N, 블록 3 × 3, 10 GFLOP/s 기준이다. 실측은 단일 스레드 자바스크립트.)

그래서 실무에서는 도구를 섞어 쓴다. 상용 TCAD(Synopsys Sentaurus, Silvaco Victory 계열, Global TCAD Solutions 등)는 3D 공정·소자 모사, 비균일 사면체 격자, 병렬 반복 풀이기, 임피던스 필드 방법 같은 통계 기능을 제공한다. 공개 도구로는 DEVSIM, Sandia의 Charon 같은 유한 체적 소자 시뮬레이터가 있고, 양자 수송은 NEGF 기반 원자 단위 도구(예: NEMO 계열)가 맡는다. 무작위 변동의 대규모 통계 시뮬레이션은 Glasgow 대학 그룹의 연구가 대표적이다. 어느 경우든 핵심 질문은 같다. 한 표본에 얼마나 정확한 물리를 넣고, 표본은 몇 개를 풀 것인가.

종합: 변동성 예산과 SRAM 수율

마지막으로 앞의 결과를 한데 모은다. 같은 게이트 길이 45 nm에서 평면 TN-45, FinFET(핀 폭 8 nm, 높이 30 nm, 1개), 나노시트(25 × 6 nm 시트 2장)의 σVt를 원인별로 계산하고, 독립인 원인의 분산을 더한다. 그 σ로 SRAM 짝 트랜지스터의 ΔVt 분포를 그리고, 셀이 견딜 수 있는 불일치(여기서는 120 mV로 가정)를 넘는 꼬리의 비율로 배열 수율을 구한다.

RDF: 펠그롬 식. 평면은 TN-45의 유효 도핑, FinFET·GAA는 잔류 도핑 $10^{16}\ \mathrm{cm^{-3}}$에 몸체 두께를 공핍 깊이로.
LER: $|\partial V_t/\partial L| \cdot \sigma_{\bar L}$(Λ = 20 nm). 기울기는 평면이 TN-45 압축 모델(Vt,sat), FinFET·GAA는 앞의 3D 정전기 풀이에서 채널 길이 35 nm(게이트 길이 − 양쪽 겹침)의 롤오프다.
WFV: 평면은 n⁺ 다결정 게이트라 0, FinFET·GAA는 TiN 결정립 식.

SIMULATOR

세 구조의 변동성 예산과 SRAM 배열 수율

구조

σLER 금속 결정립 g

배열 크기

σVt (RDF / LER / WFV)—

σVt 합 / σΔVt—

여유 120 mV = kσΔ—

필요 k (수율 90%)—

배열 수율—

해볼 것: ① 평면 TN-45의 예산에서 RDF가 가장 큰 막대인 것을 본다. 1 Mb에서도 수율이 거의 0이다. ② FinFET으로 바꾼다. RDF가 사라지고 WFV가 주인공이 된다. 결정립을 3 nm로 줄이면 수율이 회복된다. ③ GAA에서 σLER을 3 nm로 키우고 배열을 1 Gb로 한다. 꼬리 6.6σ를 버티려면 σΔVt가 18 mV 아래여야 한다. (원인은 서로 독립인 가우시안이라고 보고 분산을 더한다. 셀 여유 120 mV와 크기는 가상의 예. 산화막 두께 요동, 핀 폭 요동, S/D 도펀트, 계면 트랩은 넣지 않았다.)

예산이 말해 주는 것은 두 가지다. 첫째, 평면 벌크 소자의 최소 크기 SRAM은 RDF 때문에 이 세대에서 이미 벼랑 끝에 있다. 둘째, 구조를 바꾸면 주된 원인이 바뀔 뿐 변동이 사라지지 않는다. 변동성 TCAD의 일은 각 원인의 민감도를 정량화해, 공정 개선(LER 줄이기, 결정립 줄이기)과 설계 여유(셀 크기 키우기, 보조 회로) 중 어디에 돈을 쓸지 정하게 하는 것이다.

TARGET TN-45타깃 파일 · 17장

평균 둘레의 퍼짐: 같은 레시피, 다른 트랜지스터

TN-45를 엔진의 압축 모델에 넣으면 채널 유효 도핑 9.7e18 cm⁻³, 공핍 깊이 12 nm, 반전 두께 1.29 nm가 나오고, 펠그롬 계수는 A_Vt ≈ 1.18 mV·µm다. 최소 크기 W = L = 45 nm의 RDF σVt는 26 mV, 폭 1 µm면 5.6 mV다. 2D 소자에 무작위 도펀트 표본을 넣어 직접 푼 σVt,lin은 약 21 mV(normal 격자, 표본 6개)로 식과 같은 차수지만, 2D는 원자를 폭 방향으로 번지게 하므로 진짜 값은 3D 계산이 필요하다. 선 가장자리 거칠기 σLER 1.5 nm(Λ 20 nm)는 W = 45 nm에서 σVt,sat 19 mV(선형 7 mV)를 더하고 평균 Vt,sat를 약 9 mV 낮춘다. 롤오프 기울기가 Vt,sat에서 Lg 45 nm 기준 약 12 mV/nm로 크기 때문이다. 둘을 합하면 최소 크기 TN-45의 σVt,sat는 약 32 mV다. 같은 정전기 모델로 채널 길이 22 nm(TN-45의 Leff)를 비교하면 평면(Wdep 12 nm)은 SS 86 mV/dec·DIBL 66 mV/V, 핀 폭 8 nm의 FinFET은 77·46, 시트 6 nm의 GAA는 67·28이다. FinFET·GAA는 채널을 도핑하지 않으므로 RDF가 1 mV 아래로 내려간다.

이 장에서 정한 것TN-45의 무작위 변동 예산: RDF 약 26 mV + LER 약 20 mV(포화) → 최소 크기 σVt,sat 약 33 mV, σΔVt 약 47 mV. 1 Mb SRAM의 5.3σ 꼬리는 약 250 mV로, 평면 TN-45의 최소 크기 셀은 여유가 없다. 같은 길이의 FinFET·GAA는 SS·DIBL과 RDF에서 모두 유리하고, 대신 금속 게이트 WFV가 주된 항목이 된다.

아직 남은 문제2D 단면은 RDF의 전류 경로와 꼬리를 담지 못한다. LER 조각 모델은 조각 사이의 3D 전기장을 무시한다. 변동 원인 사이의 상관과 산화막·핀 폭 요동도 빠졌다.

다음 단계지금까지의 모든 단계, 곧 공정 레시피에서 I-V와 변동까지를 독자가 직접 돌려 목표 사양을 맞춘다(18장).

핵심 정리

무작위 변동은 원자·결정립·가장자리의 이산성에서 온다. 체계적 변동과 달리 공정 조건을 다스려도 없어지지 않으며, 이웃한 두 소자 사이에도 생긴다.
게이트 아래 공핍 영역의 도펀트 개수는 푸아송 분포를 따른다. 깊이 가중치까지 넣으면 $\sigma_{V_t} = (q t_{inv}/\varepsilon_{ox})\sqrt{N_aW_{dep}/3WL} = A_{V_t}/\sqrt{WL}$이다. TN-45는 $A_{V_t}$ ≈ 1.2 mV·µm, 45 × 45 nm에서 약 26 mV다.
통계적 TCAD는 제어 체적마다 도펀트 개수를 뽑은 표본을 여러 개 풀어 분포를 얻는다. 2D 단면은 원자를 폭 방향으로 번지게 하므로 전류 경로 효과와 꼬리를 놓친다. RDF는 본질적으로 3D 문제다.
LER은 국소 게이트 길이의 분포가 되고, 롤오프 기울기(포화 영역에서 더 크다)를 거쳐 Vt 산포가 된다. 폭 방향 평균이 $\sqrt{2\Lambda/W}$로 요동을 줄이고, 롤오프의 볼록함이 평균 Vt를 낮춘다.
금속 게이트의 WFV도 $g/\sqrt{WL}$로 줄어든다. 결정립이 클수록 크고, 게이트당 결정립이 몇 개뿐이면 분포가 계단이 된다.
SRAM은 짝 소자의 차이 $\sqrt2\sigma_{V_t}$와 배열 크기에 따른 5~7σ 꼬리가 수율을 정한다. 비가우시안 꼬리가 위험하다.
게이트가 감싸는 면이 늘수록 척도 길이 λ가 작아져 도핑 없이도 단채널 효과를 막는다. 채널을 도핑하지 않는 FinFET·GAA는 RDF를 거의 없애지만 WFV·몸체 두께 요동이 남는다.
3D TCAD는 노드 수가 $h^{-3}$으로, 직접 풀이 비용은 $N^2$으로 늘어 반복 풀이기와 비균일 격자가 필수다. 표본 하나의 정확도와 표본 수 사이의 거래가 변동성 TCAD의 핵심이다.

확인 퀴즈

같은 공정에서 W = L = 50 nm 트랜지스터의 RDF σVt가 30 mV였다. W = 200 nm, L = 50 nm로 그리면 σVt는 대략 얼마인가?

펠그롬 관계 $\sigma \propto 1/\sqrt{WL}$에서 면적이 4배가 되면 σ는 $1/\sqrt4 = 1/2$이 된다. 30 → 15 mV. 7.5 mV는 면적에 반비례한다고 잘못 본 값이다.

무작위 도펀트 표본을 넣어 2D 단면 소자를 푸는 방법의 가장 근본적인 한계는?

2D는 z 방향을 균일하다고 보므로 점 전하가 아니라 폭 W에 걸친 판 전하가 된다. 실제 3D에서는 원자 둘레에만 전위 봉우리가 생기고 전류는 그 틈으로 흐른다. 그래서 전류 경로 효과와 비가우시안 꼬리가 사라진다. σ가 클지 작을지는 번지게 한 폭에 따라 달라지므로 정해져 있지 않다.

TN-45에서 LER에 의한 Vt 산포가 선형 영역(Vd = 0.05 V)보다 포화 영역(Vd = 1 V)에서 두 배 이상 큰 이유는?

가장자리 모양은 바이어스와 무관하다. 같은 길이 요동이 Vt로 옮겨지는 비율, 곧 롤오프 기울기가 바이어스에 따라 다르다. TN-45는 Lg 45 nm에서 Vt,lin 기울기가 약 5 mV/nm, Vt,sat 기울기가 약 12 mV/nm다. 짧은 조각일수록 DIBL이 커서 포화 영역의 롤오프가 가파르다.

평면 벌크 소자를 FinFET으로 바꿨을 때 변동성 예산에서 일어나는 변화로 가장 알맞은 것은?

FinFET은 여러 면의 게이트로 척도 길이를 줄여 도핑 없이 단채널 효과를 막는다. 공핍 전하 요동이 없어 RDF가 작아지는 대신, 문턱을 맞추는 금속 게이트의 결정립 일함수 변동과 λ를 정하는 핀 폭의 요동이 앞에 선다. 가장자리 거칠기는 여전히 남는다.